JPH0792713B2 - クロックジェネレータ - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路及び半導体集積回路素子を使用
した半導体システムにおけるクロックジェネレータに関
し、その入力クロック間の遅延の減少を図って高速化を
可能としたクロックジェネレータに関する。

〔従来の技術〕

第７図は従来のクロックジェネレータの一構成例を示す
ブロック図である。

第７図において、参照符号61は水晶発振回路、62はマル
チプレクサ、63は分周回路、64はクロックドライバ、65
はRES＃信号同期化回路、66はADS＃信号同期化回路であ
る。更に、参照符号67は水晶振動子接続端子、68は外部
クロック信号入力端子、69はクロック（CLK2）信号出力
端子、70はクロック（CLK）信号出力端子、71はクロッ
ク信号源選択端子、72はRES＃信号入力端子、73はRESET
信号出力端子、74はADS＃信号入力端子、75はADS0＃信
号出力端子である。

次に、このような構成の従来のクロックジェネレータの
動作について説明する。

クロック（CLK2）信号出力端子69から出力されることが
期待されるクロック周波数と等しい発振周波数を有する
水晶振動子が水晶振動子接続端子67に、または外部クロ
ック信号が外部クロック信号入力端子68にそれぞれクロ
ック信号源として接続される。そして、次にクロック信
号源選択端子71がローレベルに設定された場合にはクロ
ック信号源として端子68が、ハイレベルに設定された場
合には端子67がそれぞれマルチプレクサ62により選択さ
れる。マルチプレクサ62により選択されたクロック信号
源はマルチプレクサ62から出力されてクロックドライバ
64へ入力され、クロックCLK2信号出力端子69からドライ
ブされる。

他方、マルチプレクサ62から出力されたクロック信号源
は分周回路63に入力され、その周波数を1/2分周された
上でクロック（CLK）信号出力端子70からドライブされ
る。

なお、RES＃信号同期化回路65及びADS＃信号同期化回路
66の動作に関しては、本発明とは直接の関係がないので
ここではその説明は省略する。

また、この第７図のブロック図においては通常、２段の
フリップフロップで構成される1/2分周回路63を駆動す
るためのクロックとしては、データのレーシングによる
誤動作を防止するために非オーバラップクロックを用い
ることが広く行われているが、この図ではそのクロック
並びにその生成回路は省略されている。

この非オーバラップクロック生成回路76を備えた従来の
クロックジェネレータの構成を示すブロック図を第８図
に示す。

この第８図のブロック図のような構成を採る場合、マル
チプレクサ62から出力されたクロック信号源は非オーバ
ラップクロック生成回路76に入力される。非オーバラッ
プクロック生成回路76は入力されたクロック信号源から
非オーバラップ期間を有する２相のクロック信号77を生
成する。そして、分周回路63はマルチプレクサ62の出力
で直接ドライブされるのではなく、非オーバラップクロ
ック生成回路76が生成した非オーバラップクロック77で
駆動される。

なお他の動作は上述の第７図のブロック図に示されてい
るクロックジェネレータと全く同じであると考えてよ
い。

また、従来のクロックジェネレータの例として、たとえ
ば第９図のブロック図に示す如き構成も知られている。

第９図において、参照符号１は外部クロックであり、パ
ッド２から入力されてバッファ３の２段のインバータ3
1,32を経て第１クロックC1として、またインバータ31か
らは直接第２クロックC2としてそれぞれ内部クロック論
理値生成回路５の非オーバラップクロック生成回路51へ
入力される。

第４図は非オーバラップクロック生成回路51の具体的構
成を示す回路図である。この非オーバラップクロック生
成回路51へ入力された第１クロックC1及び第２クロック
C2はいずれもNORゲート及び２段のインバータを経由し
て第４クロックC4及び第３クロックC3として分周回路52
へ入力される。

第５図は分周回路52の具体的構成を示す回路図である。
この分周回路52は２段のＤラッチD1,D2にて構成されて
いる。分周回路52へ入力された第３クロックC3は一方の
ＤラッチD1を経由して第６クロックC6として、また第４
クロックC4は他方のＤラッチD2を経由して第５クロック
C5としてそれぞれ出力される。

第５クロックC5はインバータ18及び内部クロック出力バ
ッファ15′を経由して第２内部クロックIC2として出力
される。一方、第６クロックC6は内部クロック出力バッ
ファ15のみを経由して第１内部クロックIC1として出力
される。

第10図は上述の各クロックの波形を示すタイミングチャ
ートである。

第10図（ａ）に示されている外部クロック１に比して、
バッファ３のインバータ31を経由した第２クロックC2は
第10図（ｂ）に示されているように反転されて若干遅延
し、バッファ３の２段のインバータ31,32を経由した第
１クロックC1は第10図（ｂ）に示されているように二度
反転されて第２クロックC2の約２倍遅延する。

第10図（ｅ）に示されている第４クロックC4は第１クロ
ックC1からNORゲート１個とインバータ２個を通過する
のに要する時間遅延し、第10図（ｄ）に示されている第
３クロックC3は第４クロックC4とは非オーバラップの状
態で生成される。

そして、第３クロックC3からＤラッチ１個分の遅延で第
10図（ｇ）に示されている第６クロックC6が生成され、
この第６クロックC6が更に内部クロック出力バッファ15
の１個分の遅延で第10図（ｈ）に示されている第１内部
クロックIC1として生成される。

従って、第10図（ａ）に示されている外部クロック１と
第10図（ｈ）に示されている第１内部クロックIC1との
間には第10図にTdにて示されているだけの遅延時間が生
じる。

〔発明が解決しようとする課題〕

上述のような第１の従来のクロックジェネレータでは、
マルチプレクサ２から出力されたクロック信号源から分
周クロックが生成されて出力されるまでには、第７図の
構成例では分周回路52を、また第８図の構成例のように
分周回路52を非オーバラップクロック17で駆動する場合
には、分周回路52と非オーバラップクロック生成回路51
とを経由することになる。即ち、源クロック信号である
入力された外部クロックと出力クロックとの間のクリテ
ィカルパスは、外部クロック→非オーバラップ信号生成
回路51→分周回路52→クロックドライバ15となる。特
に、非オーバラップクロック生成回路51は一般にゲート
の連鎖で構成されているために遅延が大きくならざるを
得ない。従って、入力クロック（外部クロック）と出力
クロックとの間の遅延時間が大きくなるという問題があ
る。

また第２の従来のクロックジェネレータでも、第10図に
Tdにて示す如き大きな遅延時間が生じる。

本発明はこのような従来のクロックジェネレータが有す
る課題に鑑みてなされたものであり、回路動作の安定度
を損なうことなく、入力クロックと出力クロックとの間
の遅延時間を小さくしたクロックジェネレータの提供を
目的とする。

〔課題を解決するための手段〕

本発明に係るクロックジェネレータの第１の発明は、分
周回路とクロックドライバとの間に、非オーバラップク
ロックで駆動される分周回路の出力クロックをデータ入
力とし、源入力クロック信号あるいはその反転クロック
信号で駆動されるラッチ手段を設け、このラッチ手段の
出力を源入力クロック信号あるいはその反転クロック信
号で駆動して分周クロックを得るように構成している。

また本発明に係るクロックジェネレータの第２の発明
は、入力クロックである外部クロック信号を二つの入力
バッファで入力し、その一方を比較的低速動作をする非
オーバラップクロック生成回路へ入力し、他方を比較的
高速動作をするラッチ回路を使用した内部クロックエッ
ジ生成回路へ直接与えるように構成している。

〔作用〕

本発明のクロックジェネレータの第１の発明において
は、非オーバラップクロックで駆動される分周回路の出
力クロックを、源入力クロック信号あるいはその反転信
号でサンプリングするラッチ手段を設け、該ラッチ手段
出力信号をクロックドライバでドライブして分周クロッ
クを得るように構成したので、入力クロック信号と出力
信号の間のクリティカルパスは入力クロック→ラッチ手
段→クロックドライバとなり、従来のクロックジェネレ
ータよりも短く、単に特に遅延が大きい非オーバラップ
クロック生成回路がクリティカルパスに組込まれていな
いため、遅延時間が大幅に削減される。

また本発明のクロックジェネレータの第２の発明におい
ては、外部クロック信号が二つの入力バッファの一方か
ら直接ラッチ回路へ与えられているので、ラッチ回路の
ラッチ動作は外部クロック信号との遅延時間がほとんど
無しに行われる。

〔発明の実施例〕

以下、本発明をその実施例を示す図面に基づいて詳述す
る。

まず、第１の発明について説明する。

第１図は本発明に係るクロックジェネレータの第１の発
明の一実施例の構成を示すブロック図であり、従来技術
の説明に使用した第７図，第８図及び第９図と同一符号
で示されている要素は同一または相当部分を示してい
る。

第１図において、参照符号１は外部クロックであり、パ
ッド２から入力されて内部クロック論理値生成回路５の
非オーバラップクロック生成回路51へ入力される。

非オーバラップクロック生成回路51の具体的構成は第４
図に示されている従来の構成と基本的には同一である。
この非オーバラップクロック生成回路51へ入力された外
部クロック１はいずれもNORゲート及び多段のインバー
タを経由して非オーバラップクロック21,21′として分
周回路52へ入力される。

分周回路52の具体的構成は第５図に示されている従来の
構成と基本的には同一である。この分周回路52は２段の
ＤラッチD1,D2にて構成されている。分周回路52へ入力
された非オーバラップクロック21は一方のＤラッチD1を
経由して分周クロック22′として、また非オーバラップ
クロック21′は他方のＤラッチD2を経由して分周クロッ
ク22としてそれぞれ出力される。

参照符号1919′はラッチ手段であるラッチ素子、20はイ
ンバータ、15,15′はクロックドライバとして機能する
内部クロック出力バッファ、IC1,IC2は本クロックジェ
ネレータの出力クロック信号である第１内部クロック及
び第２内部クロックである。

二つのラッチ素子19,19′のＤ入力端子にはそれぞれ分
周クロック22,22′が入力されており、一方のラッチ素
子19のＣ入力端子には外部クロック１が直接、他方のラ
ッチ素子19′のＣ入力端子には外部クロック１がインバ
ータ20により反転されて入力されている。

そして、両ラッチ素子19,19′のＱ出力端子からの出力
信号がそれぞれ内部クロック出力バッファ15,15′を経
由して第１内部クロックIC1及び第２内部クロックIC2と
なっている。

次に、本発明のクロックジェネレータの動作について第
２図のタイミングチャートを参照して説明する。第２図
は本発明のクロックジェネレータの各信号線の動作状態
を遅延要素をも含めて表したタイミングチャートであ
る。

第２図（ａ）に示されている外部クロック信号１をパッ
ド２へ入力すると、非オーバラップクロック生成回路51
によて、第２図（ｂ）及び（ｃ）に示す如き互いに非オ
ーバラップ期間を有するクロック信号21,21′が生成さ
れる。この非オーバラップクロック信号21,21′はたと
えば、従来例同様の第４図に示されている如く２段のＤ
ラッチD1,D2で構成される分周回路52を駆動し、第２図
（ｄ）及び（ｅ）に示す如き互いに90゜の位相差がある
分周クロック22,22′が生成される。そしてこの分周ク
ロック22,22′はそれぞれ外部クロック信号１及びイン
バータ20により反転された信号によりラッチ素子19及び
19′にそれぞれサンプリングされ、内部クロック出力バ
ッファ15,15′を介して第２図（ｆ）及び（ｇ）に示す
如きクロック出力、即ち第１内部クロックIC1及び第２
内部クロックIC2として出力される。

このように本第１の発明によれば、分周回路52と内部ク
ロック出力バッファ15,15′との間にラッチ素子19,19′
を設け、非オーバラップクロック信号21,21′で駆動さ
れる分周回路52の出力である分周クロック22,22′を、
源入力クロックである外部クロック信号１あるいはイン
バータ20によるその反転信号でサンプリングし、ラッチ
素子19の出力信号を内部クロック出力バッファ15でドラ
イブして第１内部クロックIC1及び第２内部クロックIC2
として得るように構成している。このため、第２図から
も明らかなように、分周回路52の出力である分周クロッ
ク22,22′よりも内部クロック出力バッファ15の出力で
ある第１内部クロックIC1及び第２内部クロックIC2の位
相の方が進んでいる。従って、クロック入力１からみた
遅延が小さくなっており、入力クロックと出力クロック
との間の遅延は減少する。

次に本発明のクロックジェネレータの第２の発明につい
て説明する。

第３図は本発明に係るクロックジェネレータの第２の発
明の一実施例の構成を示すブロック図であり、従来技術
の説明に使用した第９図と同一符号で示されている要素
は同一または相当部分を示している。

第３図において、参照符号１は外部クロックであり、パ
ッド２へ入力されている。パッド２から出力された外部
クロック１は２分割されて一方は第１バッファ３の２段
のインバータ31,32を経て第１クロックC1として、また
インバータ31からは直接第２クロックC2としてそれぞれ
内部クロック論理値生成回路５の非オーバラップクロッ
ク生成回路51へ入力される。

また、パッド２から出力された外部クロック１は第２バ
ッファ４へも入力され、その出力が２分割されている。
第２バッファ４のインバータ41の出力はそのまま後述す
る内部クロックエッジ生成回路６の一方のＤラッチ62の
Ｃ入力端子へ入力されると共に、更にもう一つのインバ
ータ42を経由して内部クロックエッジ生成回路６の他方
のＤラッチ61のＣ入力端子へそれぞれ入力されている。

なお、インバータ41の出力はインバータ31の出力である
第１クロックC1と全く同一であり、インバータ42の出力
はインバータ32の出力である第２クロックC2と全く同一
であるので、インバータ42及び41の出力をそれぞれ第１
クロックC1及び第２クロックC2として扱う。

第４図は非オーバラップクロック生成回路51の具体的構
成を示す回路図である。この非オーバラップクロック生
成回路51へ入力された第１クロックC1及び第２クロック
C2はいずれもNORゲート及び２段のインバータを経由し
て第４クロックC4及び第３クロックC3として分周回路52
へ入力される。

第５図は分周回路52の具体的構成を示す回路図である。
この分周回路52は２段のＤラッチD1,D2にて構成されて
いる。分周回路52へ入力された第３クロックC3は一方の
ＤラッチD1を経由して第６クロックC6として、また第４
クロックC4は他方のＤラッチD2を経由して第５クロック
C5としてそれぞれ出力される。

分周回路52から出力された第５クロックC5と第６クロッ
クC6とは内部クロックエッジ生成回路６へ入力される。

内部クロックエッジ生成回路６は、２個のＤラッチ61,6
2にて構成されており、外部クロック１をパッド２出力
後に２分割した第１クロックC1及び第２クロックC2によ
り第５クロックC5及び第６クロックC6をそれぞれラッチ
する。この両Ｄラッチ61,62のラッチ出力である第７ク
ロックC7と第８クロックC8とはそれぞれ内部ブロック出
力バッファ15,15′によりバッファリングされ、第１内
部クロックIC1及び第２内部クロックIC2として出力され
る。

第６図は上述の本発明のクロックジェネレータの第２の
発明の各クロックの波形を示すタイミングチャートであ
る。

第６図（ａ）に示されている外部クロック１に比して、
インバータ31を経由した第２クロックC2は第６図（ｂ）
に示されているように反転されて若干遅延し、第１バッ
ファ３の２段のインバータ31,32を経由した第１クロッ
クC1は第６図（ｂ）に示されているように二度反転され
て第２クロックC2の約２倍遅延する。

第６図（ｅ）に示されている第４クロックC4は第１クロ
ックC1からNORゲート１個とインバータ２個を通過する
のに要する時間遅延し、第６図（ｄ）に示されている第
３クロックC3は第４クロックC4とは非オーバラップの状
態で生成される。

そして、第３クロックC3からＤラッチ１個分の遅延で第
６図（ｇ）に示されている第６クロックC6が、第４クロ
ックC4からＤラッチ１個分の遅延で第６図（ｆ）に示さ
れている第５クロックC5が、それぞれ生成される。

そして、第５クロックC5がインバータ42から出力されて
いる第１クロックC1により、第６クロックC6がインバー
タ41から出力されている第２クロックC2によりそれぞれ
内部クロックエッジ生成回路６のＤラッチ61,62でラッ
チされる。この結果、内部クロックエッジ生成回路６の
両Ｄラッチ61,62からはそれぞれ第６図（ｈ）に示され
ている第７クロックC7及び第６図（ｊ）に示されている
第８クロックC8が出力され、それぞれ内部クロック出力
バッファ15を経由して第１内部クロックIC1及び第２内
部クロックIC2として出力される。

このように、内部クロックエッジ生成回路６では外部ク
ロック１に比して遅延時間が小さい第１クロックC1と第
２クロックC2とにより第５クロックC5と第６クロックC6
とをそれぞれラッチしているので、内部クロック論理値
生成回路５での遅延は第１内部クロックIC1及び第２内
部クロックIC2には影響しない。第１内部クロックIC1及
び第２内部クロックIC2に影響を与えるのは、外部クロ
ック１に対する第２バッファ４のインバータ41,42及び
内部クロックエッジ生成回路６での遅延のみである。

また、第２バッファ４のインバータ41,42の出力は内部
クロックエッジ生成回路６のみに与えられており、更に
この内部クロックエッジ生成回路６の出力は内部クロッ
ク出力バッファ15のみに与えられているので、いずれも
負担は比較的軽い。従って、それらを高速動作するよう
にモディファイすることは比較的容易であり、そうする
ことにより第１内部クロックIC1及び第２内部クロックI
C2の外部クロック１に対する遅延を更に小さくすること
も可能である。

なお、外部クロック１をインバータ31,32で構成される
第１バッファ３とインバータ41,42で構成される第２バ
ッファ４とに分割することは外部クロック１の負荷を増
大させるが、第２バッファ４による負荷は第１バッファ
３による負荷に比して小さく、また外部クロック１の全
負荷に比しても充分に小さいので、第２バッファ４を追
加することによる外部クロック１の負荷増大は問題には
ならない。

〔発明の効果〕

以上に詳述したように、本発明に係るクロックジェネレ
ータの第１の発明によれば、入力クロックから非オーバ
ラップクロックを生成する回路と、その出力である非オ
ーバラップクロックで駆動される分周回路を備えたクロ
ックジェネレータにおいて、分周回路とクロックドライ
バとの間にラッチ手段を設け、分周出力を入力クロック
でラッチ手段にサンプリングしてからクロックドライバ
を介してドライブするように構成したので、源入力クロ
ックから出力クロックまでの遅延をもたらすクリティカ
ルパスは、従来のクロックジェネレータの構成では入力
クロック→非オーバラップクロック生成回路→分周回路
→クロックドライバであったのに対し、入力クロック→
ラッチ手段→クロックドライバとなり、パスが短縮され
る。また特に遅延時間が大きい非オーバラップクロック
生成回路を実質的にバイパスするようになるため、入出
力クロックの遅延時間が大幅に短縮することが出来る。

また第２と発明によれば、内部クロック論理値生成回路
に高速動作が要求される内部クロックエッジ生成回路を
追加し、外部クロックを入力するバッファの初段を高速
動作が要求される内部クロックエッジ生成回路用とその
他の回路用とに分割して供給しているので、高速動作が
必要な回路上でのバッファ容量が減少し、これによって
外部クロックの遅延が減少する。

【図面の簡単な説明】

第１図は本発明に係るクロックジェネレータの第１の発
明の一実施例の構成を示すブロック図、第２図は本発明
のクロックジェネレータの各信号線の動作状態を遅延要
素をも含めて表したタイミングチャート、第３図は本発
明に係るクロックジェネレータの第２の発明の一実施例
の構成を示すブロック図、第４図は非オーバラップクロ
ック生成回路の具体的構成を示す回路図、第５図は分周
回路の具体的構成を示す回路図、第６図は上述の本発明
のクロックジェネレータの第２の発明の各クロックの波
形を示すタイミングチャート、第７図は従来のクロック
ジェネレータの一構成例を示すブロック図、第８図は非
オーバラップクロック生成回路を備えた従来のクロック
ジェネレータの構成を示すブロック図、第９図は従来の
クロックジェネレータの他の構成例を示すブロック図、
第10図は上述の各クロックの波形を示すタイミングチャ
ートである。 １……外部クロック（源クロック）、3,4……バッフ
ァ、６……内部クロックエッジ生成回路、15,15′……
内部クロック出力バッファ、19（61,62）……Ｄラッ
チ、51……非オーバラップクロック生成回路、52……分
周回路 なお、図中、同一符号は同一、又は相当部分を示す。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−156127（ＪＰ，Ａ) 特開 昭63−310058（ＪＰ，Ａ) 特開 平３−290719（ＪＰ，Ａ)

Claims (2)

【特許請求の範囲】
1. 【請求項１】源クロック信号を入力して相互にオーバラ
   ップしない第１及び第２の非オーバラップクロック信号
   を生成する非オーバラップクロック生成回路と、 前記第１及び第２の非オーバラップクロック信号を入力
   してその周波数を1/n分周したクロック信号を出力する
   分周回路と、 該分周回路が出力したクロック信号をドライブするクロ
   ックドライバと を備えたクロックジェネレータにおいて、 前記分周回路が出力したクロック信号をデータ入力し、
   前記源クロック信号またはその反転信号でラッチするラ
   ッチ手段を備え、 該ラッチ手段の出力を前記クロックドライバでドライブ
   すべくなしてあることを特徴とするクロックジェネレー
   タ。
2. 【請求項２】源クロック信号を入力して相互にオーバラ
   ップしない第１及び第２の非オーバラップクロック信号
   を生成する非オーバラップクロック生成回路と、 前記第１及び第２の非オーバラップクロック信号を入力
   してその周波数を1/n分周したクロック信号を出力する
   分周回路と、 該分周回路が出力したクロック信号をドライブするクロ
   ックドライバと を備えたクロックジェネレータにおいて、 前記源クロック信号を入力する二つの入力バッファと、 前記分周回路が出力したクロック信号をデータ入力し、
   前記一方の入力バッファの出力またはその反転信号でラ
   ッチするラッチ手段とを備え、 前記他方の入力バッファの出力を前記非オーバラップク
   ロック生成回路の入力とし、前記ラッチ手段の出力を前
   記クロックドライバでドライブすべくなしてあることを
   特徴とするクロックジェネレータ。