JPS63305611A - クロツク信号供給装置 - Google Patents
クロツク信号供給装置Info
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- JPS63305611A JPS63305611A JP62141460A JP14146087A JPS63305611A JP S63305611 A JPS63305611 A JP S63305611A JP 62141460 A JP62141460 A JP 62141460A JP 14146087 A JP14146087 A JP 14146087A JP S63305611 A JPS63305611 A JP S63305611A
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- signal
- clock
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Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
〔従来の技術〕
従来、大型計算機等のクロック信号は、１つのクロック
信号に対して１本ずつ（差動で送る時には１組ずつ）の
信号経路を介して供給し、それぞれ個々に位相′ｆＡｍ
するのが一般的であった。また、その位相調整は、オシ
ロスコープ等によって各分配先におけるクロック信号の
波形を観測し規定値に合わせる方法が一般的であった。
信号に対して１本ずつ（差動で送る時には１組ずつ）の
信号経路を介して供給し、それぞれ個々に位相′ｆＡｍ
するのが一般的であった。また、その位相調整は、オシ
ロスコープ等によって各分配先におけるクロック信号の
波形を観測し規定値に合わせる方法が一般的であった。
従って、従来の方式ではクロック信号の相数が増えると
それに比例してｇｌＩｍ箇所が増加し、調整に手間がか
かるという難点が有った。また、クロック信号を高速化
すると、立ち上がり時間や立ち下り時間がクロックの周
期に近くなって電圧が充分に立ち上がる前に立ち下がり
が始まることになる。従って、信号振幅が小さくなり、
ノイズマージンが減少したり場合によっては信号自体の
消滅が起きる。特に、クロック源から各分配先までの間
は信号経路が長く、負荷の影響や表皮効果が顕著になっ
て上記のような現象が起きやすい。なお、特開昭６１−
３９６５０及び特開昭６１−３９６５１にクロック信号
の位相を調整する方法の一例が、また、特開昭６２−２
４２４１０に可変遅延回路の一例がそれぞれ開示されて
いるが、この方法だけではパルス幅の変化や信号振幅の
減衰、消滅を防ぐことはできない。
それに比例してｇｌＩｍ箇所が増加し、調整に手間がか
かるという難点が有った。また、クロック信号を高速化
すると、立ち上がり時間や立ち下り時間がクロックの周
期に近くなって電圧が充分に立ち上がる前に立ち下がり
が始まることになる。従って、信号振幅が小さくなり、
ノイズマージンが減少したり場合によっては信号自体の
消滅が起きる。特に、クロック源から各分配先までの間
は信号経路が長く、負荷の影響や表皮効果が顕著になっ
て上記のような現象が起きやすい。なお、特開昭６１−
３９６５０及び特開昭６１−３９６５１にクロック信号
の位相を調整する方法の一例が、また、特開昭６２−２
４２４１０に可変遅延回路の一例がそれぞれ開示されて
いるが、この方法だけではパルス幅の変化や信号振幅の
減衰、消滅を防ぐことはできない。
本発明の第１の目的は、クロック信号の位相調整箇所を
減らすことにある６本発明の第２の目的は、クロック源
から各分配先までの間を伝送するべき信号の周波数を下
げることにある６〔問題点を解決するための手段〕 上記第１の目的は、精密に位相調整された信号経路を時
分割により２組以上のクロック信号に共有させて各相の
リファレンスとなる信号を伝送し、位相精度の粗い各相
のクロック信号をこれに合わせることにより達成できる
。上記第２の目的は。
減らすことにある６本発明の第２の目的は、クロック源
から各分配先までの間を伝送するべき信号の周波数を下
げることにある６〔問題点を解決するための手段〕 上記第１の目的は、精密に位相調整された信号経路を時
分割により２組以上のクロック信号に共有させて各相の
リファレンスとなる信号を伝送し、位相精度の粗い各相
のクロック信号をこれに合わせることにより達成できる
。上記第２の目的は。
多相のクロック信号の論理和や論理積を取ることによっ
て周波数を逓倍し、クロック信号として使うことにより
達成される。
て周波数を逓倍し、クロック信号として使うことにより
達成される。
精密に位相調整された信号経路を２組以上のクロック信
号に共有させることにより、精密な位相調整を要する箇
所の数を減じることができる。また、各分配先で周波数
を逓倍することにより、クロック源から各分配先までの
間を伝送する信号の周波数を各分配先で必要とするクロ
ック信号の周波数より低く設定することができる。
号に共有させることにより、精密な位相調整を要する箇
所の数を減じることができる。また、各分配先で周波数
を逓倍することにより、クロック源から各分配先までの
間を伝送する信号の周波数を各分配先で必要とするクロ
ック信号の周波数より低く設定することができる。
第１図に本発明の一実施例の構成を示す。第１図におい
て、１はクロック源、２は分配先を表す。
て、１はクロック源、２は分配先を表す。
１０は精密に位相調整された参照信号の通る経路、１１
は位相精度の粗いクロック信号の通る経路、１２はセレ
クト信号の通る経路である。また、各分配先において、
２０は可変遅延回路、２１は位相比較回路を表す。２５
は本発明によって自動的に位相調整されたクロック信号
、２６は可変遅延回路を制御するための制御信号である
。また、クロック源１の中の発振回路３はクロック信号
各相の元となる周波数の高い原クロックを発生する回路
、分周回路４は原クロックを分周して各相のタロツク信
号を生成する回路、セレクト回路５は分周回路４で生成
されたクロック信号各相の内のいずれか１つを選択して
参照信号１０として送り出す回路である。セレクト信号
発生器６はクロック信号各相より充分に長い周期のセレ
クト信号１２を発生する回路であり、この信号１２によ
ってタロツク各相の内のいずれがセレクタ回路５によっ
て選択されるかが決まる。
は位相精度の粗いクロック信号の通る経路、１２はセレ
クト信号の通る経路である。また、各分配先において、
２０は可変遅延回路、２１は位相比較回路を表す。２５
は本発明によって自動的に位相調整されたクロック信号
、２６は可変遅延回路を制御するための制御信号である
。また、クロック源１の中の発振回路３はクロック信号
各相の元となる周波数の高い原クロックを発生する回路
、分周回路４は原クロックを分周して各相のタロツク信
号を生成する回路、セレクト回路５は分周回路４で生成
されたクロック信号各相の内のいずれか１つを選択して
参照信号１０として送り出す回路である。セレクト信号
発生器６はクロック信号各相より充分に長い周期のセレ
クト信号１２を発生する回路であり、この信号１２によ
ってタロツク各相の内のいずれがセレクタ回路５によっ
て選択されるかが決まる。
次に、第１図の回路の動作について説明する。
各分配先２の中では１位相精度の粗いクロック（３号１
１を可変遅延回路２０に通すことによって位相調整され
る。そして、その出力が、所望の位相で送られてくる参
照信号１０と比較され、その結果を可変遅延回路２ｏに
フィードバックして精度良く位相調整されることになる
。また、参照信号１０としてクロック信号の他の相が送
られている間は、デコーダ回路８からの信号によって位
相比較回路２１からの制御信号を止め、可変遅延回路２
０の遅延時間が変化しないようにする。このように構成
すれば、従来はクロック信号の各相について位相調整が
必要であったのが１本実施例では参照信号１０について
のみ位相調整すれば済むことになる。なお、第１図の可
変遅延回路２０や位相比較回路２１の具体的な構成につ
いては、すでに特願昭６２−６３７６２ （昭和６２年
３月２０日出ＩＩＩ）に開示した通りである。また、電
源ノイズ等によるダイナミックスキューの影響を避ける
ためには、無調整クロック信号１１や参照信号１０は差
動信号にして送るのが望ましい、また、−変位相調整が
完了した後は制御を止めて可変遅延回路２０の遅延時間
が切り替わらないようにすれば、ハザードの影響を避け
ることができる。この場合、位相比較回路２１に同日８
願の「位相比較回路」 （発明者 益１）昇、山本雅−
１以頭博之、斉藤達也）に開示したような不感幅付きの
ものを併用すれば。
１を可変遅延回路２０に通すことによって位相調整され
る。そして、その出力が、所望の位相で送られてくる参
照信号１０と比較され、その結果を可変遅延回路２ｏに
フィードバックして精度良く位相調整されることになる
。また、参照信号１０としてクロック信号の他の相が送
られている間は、デコーダ回路８からの信号によって位
相比較回路２１からの制御信号を止め、可変遅延回路２
０の遅延時間が変化しないようにする。このように構成
すれば、従来はクロック信号の各相について位相調整が
必要であったのが１本実施例では参照信号１０について
のみ位相調整すれば済むことになる。なお、第１図の可
変遅延回路２０や位相比較回路２１の具体的な構成につ
いては、すでに特願昭６２−６３７６２ （昭和６２年
３月２０日出ＩＩＩ）に開示した通りである。また、電
源ノイズ等によるダイナミックスキューの影響を避ける
ためには、無調整クロック信号１１や参照信号１０は差
動信号にして送るのが望ましい、また、−変位相調整が
完了した後は制御を止めて可変遅延回路２０の遅延時間
が切り替わらないようにすれば、ハザードの影響を避け
ることができる。この場合、位相比較回路２１に同日８
願の「位相比較回路」 （発明者 益１）昇、山本雅−
１以頭博之、斉藤達也）に開示したような不感幅付きの
ものを併用すれば。
制御を止めた後に位相が変化してもそれを検知すること
ができる。また、セレクタ回路５やデコーダ回路８の具
体的な構成については、公知である。
ができる。また、セレクタ回路５やデコーダ回路８の具
体的な構成については、公知である。
第２図は本発明の他の実施例を示したものであり、クロ
ック源１の中の参照信号１０を送り出す部分にラッチ回
路７を挿入し、原クロックに同期して参照信号１０を送
り出すようにしたものである。これにより１分周回路４
の負荷がクロック信号の各相に対して不均一であっても
、参照信号１０として送り出される時には各相の位相差
が等間隔になるようにすることができる。
ック源１の中の参照信号１０を送り出す部分にラッチ回
路７を挿入し、原クロックに同期して参照信号１０を送
り出すようにしたものである。これにより１分周回路４
の負荷がクロック信号の各相に対して不均一であっても
、参照信号１０として送り出される時には各相の位相差
が等間隔になるようにすることができる。
第３図は本発明の更に他の実施例を示したものであり、
可変遅延回路２０の次段に固定遅延回路２２を設けたも
のである。可変遅延回路２０による遅延時間を最小にし
てもクロック信号各相の位相差より大きくなる場合には
、第３図のように構成して固定遅延回路２２の遅延時間
が図の下の方に行くほど順次小さくなるように設定すれ
ばよいなお、固定遅延回路２２はゲート回路を直列に何
段か接続することにより実現できる。また、第３図にお
いて、各可変遅延回路２０の入力を全て無調整クロック
信号１１に直接接続することも可能である。
可変遅延回路２０の次段に固定遅延回路２２を設けたも
のである。可変遅延回路２０による遅延時間を最小にし
てもクロック信号各相の位相差より大きくなる場合には
、第３図のように構成して固定遅延回路２２の遅延時間
が図の下の方に行くほど順次小さくなるように設定すれ
ばよいなお、固定遅延回路２２はゲート回路を直列に何
段か接続することにより実現できる。また、第３図にお
いて、各可変遅延回路２０の入力を全て無調整クロック
信号１１に直接接続することも可能である。
第４図は本発明の更に他の実施例を示したものであり、
位相精度の粗いクロック信号１１を各相毎に別々にクロ
ック源１から供給したものである。
位相精度の粗いクロック信号１１を各相毎に別々にクロ
ック源１から供給したものである。
第４図の場合、クロック源１と各分配先２との間に必要
な信号経路の数は増えるが、精密に位相調帖をする必要
のある信号経路は参照信号用の経路１０のみである。ク
ロック信号の周期を広い範囲に渡って可変にしたい場合
や、可変幅の大きな可変遅延回路が使えない場合には、
第４図のような構成が有用である。後者の一例としては
、クロック源から末端の分配先までの間を２段階以上に
分けて本発明を適用したい場合、具体的には、クロック
源１から各配線基板上の中継回路までの間に本発明を適
用し、更にその中継回路から配線基板上に搭載された各
ＬＳＩまでの間にも本発明を適用したい場合がある。そ
の場合、クロック源１から中継回路までの間には信号本
数が少なくて済む第１図〜第３図等を適用し、中継回路
から各ＬＳＩまでの間には可変遅延回路２０が小規模で
済む第４図のような構成を適用する。
な信号経路の数は増えるが、精密に位相調帖をする必要
のある信号経路は参照信号用の経路１０のみである。ク
ロック信号の周期を広い範囲に渡って可変にしたい場合
や、可変幅の大きな可変遅延回路が使えない場合には、
第４図のような構成が有用である。後者の一例としては
、クロック源から末端の分配先までの間を２段階以上に
分けて本発明を適用したい場合、具体的には、クロック
源１から各配線基板上の中継回路までの間に本発明を適
用し、更にその中継回路から配線基板上に搭載された各
ＬＳＩまでの間にも本発明を適用したい場合がある。そ
の場合、クロック源１から中継回路までの間には信号本
数が少なくて済む第１図〜第３図等を適用し、中継回路
から各ＬＳＩまでの間には可変遅延回路２０が小規模で
済む第４図のような構成を適用する。
第５図は、本発明によって得られた位相精度の高い多相
のクロック信号２５から、それより周波数の高いクロッ
ク信号２８を生成する方法の一例を示したものである。
のクロック信号２５から、それより周波数の高いクロッ
ク信号２８を生成する方法の一例を示したものである。
第５図の２５（ａ）〜（ｄ）に、第１図〜第４図等の実
施例によって得られた位相間隔の等しい４相のクロック
信号２５を入力すると、第６図に示すように出力２８に
は周期が２倍のクロック信号が得られる。従って、クロ
ック源１から各分配先２までの長い（すなわち高周波信
号の通りにくい）信号経路には低い周波数の信号のみを
送りながら、各分配先２の中ではその何倍かの周波数の
クロック信号を得ることができる。゛なお、その場合、
参照信号１０を位相比較回路２１に入力する経路上に、
第５図の回路と遅延時間の等価な回路を挿入するのが望
ましい、また、第５図にはＮＯＲ回路を使った例を示し
たが、ＮＡＮＤ回路や排他的論理和回路を使っても同様
のことか出来るのは言うまでもない、なお、第５図の２
５ （ａ）〜（ｄ）に入力する４相のクロック信号を従
来の方法で供給すると、位相間隔を等しくするのが難し
く逓倍後のクロック信号の周期性が悪くなる。しかし１
本発明によって供給すると、位相間隔のばらつきは位相
比較誤差程度であり、従って逓倍後の周期性も改善され
る。
施例によって得られた位相間隔の等しい４相のクロック
信号２５を入力すると、第６図に示すように出力２８に
は周期が２倍のクロック信号が得られる。従って、クロ
ック源１から各分配先２までの長い（すなわち高周波信
号の通りにくい）信号経路には低い周波数の信号のみを
送りながら、各分配先２の中ではその何倍かの周波数の
クロック信号を得ることができる。゛なお、その場合、
参照信号１０を位相比較回路２１に入力する経路上に、
第５図の回路と遅延時間の等価な回路を挿入するのが望
ましい、また、第５図にはＮＯＲ回路を使った例を示し
たが、ＮＡＮＤ回路や排他的論理和回路を使っても同様
のことか出来るのは言うまでもない、なお、第５図の２
５ （ａ）〜（ｄ）に入力する４相のクロック信号を従
来の方法で供給すると、位相間隔を等しくするのが難し
く逓倍後のクロック信号の周期性が悪くなる。しかし１
本発明によって供給すると、位相間隔のばらつきは位相
比較誤差程度であり、従って逓倍後の周期性も改善され
る。
次に、ディジタル制御の可変遅延回路の遅延時間切り替
え時に生じるハザードおよびその防止方法について述べ
る。第７図に、ディジタル制御の可変遅延回路の出力波
形の一例を示す。（１）は遅延時間が短い場合、（２）
は長い場合の出力波形であり、この２つの出力の時間差
Δｔが切り替え幅となる。ここで、遅延時間が短い（１
）から長い（２）へ切り替えることを考える。その切り
替えが（１）、（２）の両方共がハイレベルの時（すな
わち第７図の時刻Ａ）に行なわれた場合、出力は第７図
（３）に示すように時刻Ａの以前には（１）と同じ波形
、以後には（２）と同じ波形となり、パルスの数は変わ
らない０両方共がローレベルの時（すなわち第７図の時
刻Ｂ）に切り替えても、（４）に出力波形を示すように
Ａの場合とほぼ同様である。しかしながら、時刻Ｃのよ
うに一方がハイレベルで他方がローレベルの時に切り替
えると、（５）に示すように切り替えの前後に短いパル
スが発生して、全体でのパルスの数が変わる。これが所
謂ハザードであり、誤動作の原因となる。従来のディジ
タル制御型の可変遅延回路では、遅延時間の切り替えを
入呂力信号と無関係に行なっていたためハザードの発生
は避けられず、位相Ｗａ整の完了後は制御を止める等の
方法によってその影響を回避する必要があった。とこる
が、この切り替えが必ず第７図のＡまたはＢの時刻に行
なわれるようにすれば、ハザードの発生自体を回避する
ことが可能となる。その為の回路構成の一例を第８図に
示す。
え時に生じるハザードおよびその防止方法について述べ
る。第７図に、ディジタル制御の可変遅延回路の出力波
形の一例を示す。（１）は遅延時間が短い場合、（２）
は長い場合の出力波形であり、この２つの出力の時間差
Δｔが切り替え幅となる。ここで、遅延時間が短い（１
）から長い（２）へ切り替えることを考える。その切り
替えが（１）、（２）の両方共がハイレベルの時（すな
わち第７図の時刻Ａ）に行なわれた場合、出力は第７図
（３）に示すように時刻Ａの以前には（１）と同じ波形
、以後には（２）と同じ波形となり、パルスの数は変わ
らない０両方共がローレベルの時（すなわち第７図の時
刻Ｂ）に切り替えても、（４）に出力波形を示すように
Ａの場合とほぼ同様である。しかしながら、時刻Ｃのよ
うに一方がハイレベルで他方がローレベルの時に切り替
えると、（５）に示すように切り替えの前後に短いパル
スが発生して、全体でのパルスの数が変わる。これが所
謂ハザードであり、誤動作の原因となる。従来のディジ
タル制御型の可変遅延回路では、遅延時間の切り替えを
入呂力信号と無関係に行なっていたためハザードの発生
は避けられず、位相Ｗａ整の完了後は制御を止める等の
方法によってその影響を回避する必要があった。とこる
が、この切り替えが必ず第７図のＡまたはＢの時刻に行
なわれるようにすれば、ハザードの発生自体を回避する
ことが可能となる。その為の回路構成の一例を第８図に
示す。
この回路は、無調整クロック信号１１が入力として加え
られ、出力が調整済みクロック信号２５として取り出さ
れる。その間は幾つかのブロック１００に分かれ、各ブ
ロック１００毎に１ビツトずつ遅延時間の切り替えを行
なう。各ブロック１００内には伝播時間の異なる２つの
信号経路を設け、各ビット毎に制御信号１１０によって
そのいずれかを選択する。各ビット毎に遅延時間切り替
え幅は１０２のノードを付加された容量素子の大小によ
って異なる。３個あるラッチ回路１２１゜１２２．１２
３は第７同省の時刻Ａ以外では切り替わらないようにす
るためのものである。ここで、位相比較回路２１から制
御信号２６によって遅延時間の増加又は短縮の指令が来
ると、制御回路５０は各ビット毎の制御信号１１０を切
り替えるが、この切り替えのタイミングは１０１や１０
２のノードを通る信号とは無関係に行なわれる。これが
左端のラッチ回路１２１を通ることによって。
られ、出力が調整済みクロック信号２５として取り出さ
れる。その間は幾つかのブロック１００に分かれ、各ブ
ロック１００毎に１ビツトずつ遅延時間の切り替えを行
なう。各ブロック１００内には伝播時間の異なる２つの
信号経路を設け、各ビット毎に制御信号１１０によって
そのいずれかを選択する。各ビット毎に遅延時間切り替
え幅は１０２のノードを付加された容量素子の大小によ
って異なる。３個あるラッチ回路１２１゜１２２．１２
３は第７同省の時刻Ａ以外では切り替わらないようにす
るためのものである。ここで、位相比較回路２１から制
御信号２６によって遅延時間の増加又は短縮の指令が来
ると、制御回路５０は各ビット毎の制御信号１１０を切
り替えるが、この切り替えのタイミングは１０１や１０
２のノードを通る信号とは無関係に行なわれる。これが
左端のラッチ回路１２１を通ることによって。
１１１のノードに現われる電圧は１０３のノードがロー
レベルの半周期しか変化しないことになる。
レベルの半周期しか変化しないことになる。
更に、２段目のラッチ回路１２２によって１１２のノー
ドに現われる電圧は１０２のノードがローレベルの時に
のみ変化するが、１０２と１０３は互いに逆極性である
ために１１１と１１２が共に変化し得る時間は短く、従
って１１２が変化し得るのは１０２のノードがローレベ
ルになった直後の短い時間のみである。これを何段かの
ゲート回路を通して遅らせれば、１０３のノードがハイ
レベルの時にしか１１３のノードの電圧が変化しないよ
うにすることが出来る。従って、１１４゜１１５のノー
ドの電圧が変化し得るのは１０３のノードがローレベル
になった直後のある一瞬であり、入力信号の１周期ごと
に一意的に決まる。そして、その瞬間に１０１，１０２
の両方がハイレベルになるようにしておけば、必ず第７
図Ａの時刻に切り替わることになり、ハザードの発生を
防ぐことが出来る。なお、第７図Ｂの時刻に切り替わる
ように構成することもできるが、その場合には１１４と
１１５が同時にハイレベルにならないようにする必要が
ある。また、第８図には１０１と１０２の経路を切り替
える部分をＮＯＲ回路で構成した例を示したが、この部
分をＮＡＮＤＩ５回路で構成する場合には、Ｂの時刻に
切り替えるようにするか、または、Ａの時刻に切り替え
て１１４と１１５が同時にローレベルにならないように
する必要がある。なお、第８図には容量素子の付加によ
って遅延時間を変化させる例を示したが、切り替え幅を
大きくしたい時にはゲート段数を変えることによって変
化させた方が波形の劣化等を避けることが出来る。また
、位相ｍ整完了後に可変遅延回路２１の制御を停止する
ことによりハザードの影響を回避する方法と、第８図の
回路によりハザード発生を回避する方法を併用すれば、
更に確実にハザードの影響を防止することが出来る。
ドに現われる電圧は１０２のノードがローレベルの時に
のみ変化するが、１０２と１０３は互いに逆極性である
ために１１１と１１２が共に変化し得る時間は短く、従
って１１２が変化し得るのは１０２のノードがローレベ
ルになった直後の短い時間のみである。これを何段かの
ゲート回路を通して遅らせれば、１０３のノードがハイ
レベルの時にしか１１３のノードの電圧が変化しないよ
うにすることが出来る。従って、１１４゜１１５のノー
ドの電圧が変化し得るのは１０３のノードがローレベル
になった直後のある一瞬であり、入力信号の１周期ごと
に一意的に決まる。そして、その瞬間に１０１，１０２
の両方がハイレベルになるようにしておけば、必ず第７
図Ａの時刻に切り替わることになり、ハザードの発生を
防ぐことが出来る。なお、第７図Ｂの時刻に切り替わる
ように構成することもできるが、その場合には１１４と
１１５が同時にハイレベルにならないようにする必要が
ある。また、第８図には１０１と１０２の経路を切り替
える部分をＮＯＲ回路で構成した例を示したが、この部
分をＮＡＮＤＩ５回路で構成する場合には、Ｂの時刻に
切り替えるようにするか、または、Ａの時刻に切り替え
て１１４と１１５が同時にローレベルにならないように
する必要がある。なお、第８図には容量素子の付加によ
って遅延時間を変化させる例を示したが、切り替え幅を
大きくしたい時にはゲート段数を変えることによって変
化させた方が波形の劣化等を避けることが出来る。また
、位相ｍ整完了後に可変遅延回路２１の制御を停止する
ことによりハザードの影響を回避する方法と、第８図の
回路によりハザード発生を回避する方法を併用すれば、
更に確実にハザードの影響を防止することが出来る。
以上述べたように、本発明によれば高速のクロック信号
を位相精度良く伝送することが可能である。
を位相精度良く伝送することが可能である。
第１図乃至第４図はそれぞれ本発明の一実施例を示す構
成図、第５図は第１図乃至第４図に付加して機能を追加
するための回路の構成図、第６図説 は第５図の回路の動作を特明するための動作波形図、第
７図は番秦噌可変遅延回路の動作を説明するだめの動作
波形図、第８図は可変遅延回路の改良例を示す回路図で
ある。 １・・・クロック源、２・・・分配先比較回路、１０・
・・参照信号、１１・・・無調整クロック信号、１２・
・・セレクト信号、２０・・・可変遅延回路、２１・・
・位相比較回路、２２・・・固定遅延回路、２５・・・
調整済クロツ篤３ 圀 一−−−−−−−−−−−−−−−−−−−−−−−−
−−−；’−″′″−−−−−Ｊ第５ 旧 第６図 第 ７ 凪
成図、第５図は第１図乃至第４図に付加して機能を追加
するための回路の構成図、第６図説 は第５図の回路の動作を特明するための動作波形図、第
７図は番秦噌可変遅延回路の動作を説明するだめの動作
波形図、第８図は可変遅延回路の改良例を示す回路図で
ある。 １・・・クロック源、２・・・分配先比較回路、１０・
・・参照信号、１１・・・無調整クロック信号、１２・
・・セレクト信号、２０・・・可変遅延回路、２１・・
・位相比較回路、２２・・・固定遅延回路、２５・・・
調整済クロツ篤３ 圀 一−−−−−−−−−−−−−−−−−−−−−−−−
−−−；’−″′″−−−−−Ｊ第５ 旧 第６図 第 ７ 凪
Claims (1)
- 【特許請求の範囲】 １、クロック源から少なくとも２カ所以上の分配先に少
なくとも２相以上のクロック信号を供給するクロック信
号供給装置において、上記少なくとも２相以上のクロッ
ク信号の位相を調整する第１の手段と、上記少なくとも
２相以上のクロック信号を時分割によって伝送する第２
の手段と、上記第１の手段によって位相調整されたクロ
ック信号と上記第２の手段によって供給された信号の位
相を比較する第３の手段とを備え、上記第３の手段の比
較結果を上記第１の手段にフィードバックしたことを特
徴とするクロック信号供給装置。 ２、上記第１の手段は可変遅延回路を含むことを特徴と
する特許請求の範囲第１項のクロック信号供給装置。 ３、上記可変遅延回路はディジタル信号によって制御さ
れることを特徴とする特許請求の範囲第２項のクロック
信号供給装置。 ４、上記ディジタル信号によって制御される可変遅延回
路は、その遅延時間の切り換えが、入力信号若しくは入
力信号をある一定の時間だけ遅らせた信号に同期して行
なわれることを特徴とする特許請求の範囲第３項のクロ
ック信号供給装置。 ５、上記少なくとも２相以上のクロック信号から、論理
和若しくは論理積等、若しくはその組み合わせによって
新たなクロック信号を生成する手段を備えたことを特徴
とする特許請求の範囲第１項、第２項、第３項、または
、第４項のクロック信号供給装置。 ６、上記少なくとも２相以上のクロック信号は、遅延回
路等によって１相のクロック信号から生成されることを
特徴とする特許請求の範囲第１項、第２項、第３項、第
４項、または、第５項のクロック信号供給装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62141460A JP2872238B2 (ja) | 1987-06-08 | 1987-06-08 | クロツク信号供給装置 |
| DE8888101998T DE3870680D1 (de) | 1987-03-20 | 1988-02-11 | Taktsignal-versorgungssystem. |
| DE19883855895 DE3855895T2 (de) | 1987-03-20 | 1988-02-11 | Taktsignal-Versorgungssystem |
| EP91114922A EP0463641B1 (en) | 1987-03-20 | 1988-02-11 | A clock signal supply system |
| EP88101998A EP0282735B1 (en) | 1987-03-20 | 1988-02-11 | Clock signal supply system |
| US07/688,696 US5184027A (en) | 1987-03-20 | 1991-04-22 | Clock signal supply system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62141460A JP2872238B2 (ja) | 1987-06-08 | 1987-06-08 | クロツク信号供給装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63305611A true JPS63305611A (ja) | 1988-12-13 |
| JP2872238B2 JP2872238B2 (ja) | 1999-03-17 |
Family
ID=15292403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62141460A Expired - Fee Related JP2872238B2 (ja) | 1987-03-20 | 1987-06-08 | クロツク信号供給装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2872238B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6292408B1 (en) | 1997-02-07 | 2001-09-18 | Fujitsu Ltd | Semiconductor memory device and a semiconductor integrated circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4817644A (ja) * | 1971-07-01 | 1973-03-06 | ||
| JPS5986385A (ja) * | 1982-11-09 | 1984-05-18 | Toshiba Corp | サンプリングパルス生成回路 |
-
1987
- 1987-06-08 JP JP62141460A patent/JP2872238B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4817644A (ja) * | 1971-07-01 | 1973-03-06 | ||
| JPS5986385A (ja) * | 1982-11-09 | 1984-05-18 | Toshiba Corp | サンプリングパルス生成回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6292408B1 (en) | 1997-02-07 | 2001-09-18 | Fujitsu Ltd | Semiconductor memory device and a semiconductor integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2872238B2 (ja) | 1999-03-17 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |