JP2872238B2 - クロツク信号供給装置 - Google Patents
クロツク信号供給装置Info
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は計算機等の同期式信号処理装置のクロツク信
号供給装置に関し、特にクロツク信号の周波数が高い場
合や相数が多い場合に好適なクロツク信号供給装置に関
するものである。 〔従来の技術〕 従来、大型計算機等のクロツク信号は、１つのクロツ
ク信号に対して１本ずつ（差動で送る時には１組ずつ）
の信号経路を介して供給し、それぞれ個々の位相調整す
るのが一般的であつた。また、その位相調整は、オシロ
スコープ等によつて各分配先におけるクロツク信号の波
形を観測し規定値に合わせる方法が一般的であつた。 〔発明が解決しようとする問題点〕 従つて、従来の方式ではクロツク信号の相数が増える
とそれに比例して調整箇所が増加し、調整に手間がかか
るという難点が有つた。また、クロツク信号を高速化す
ると、立ち上がり時間や立ち下り時間がクロツクの周期
に近くなつて電圧が充分に立ち上がる前に立ち下がりが
始まることになる。従つて、信号振幅が小さくなり、ノ
イズマージンが減少したり場合によつては信号自体の消
滅が起きる。特に、クロツク源から各分配先までの間は
信号経路が長く、負荷の影響や表皮効果が顕著になつて
上記のような現象が起きやすい。なお、特開昭61−3965
0及び特開昭61−39651にクロツク信号の位相を調整する
方法の一例が、また、特開昭62−242410に可変遅延回路
の一例がそれぞれ開示されているが、この方法だけでは
パルス幅の変化や信号振幅の減衰，消滅を防ぐことはで
きない。 本発明の第１の目的は、クロツク信号の位相調整箇所
を減らすことにある。本発明の第２の目的は、クロツク
源から各分配先までの間を伝送するべき信号の周波数を
下げることにある。 〔問題点を解決するための手段〕 上記第１の目的を達成するために、本発明では、クロ
ック発生源で発生された複数相のクロック信号のうち少
なくとも１相クロック信号を分配先に伝達する第１のク
ロック信号伝達手段と、発生した複数相のクロック信号
を時分割で順次分配先に伝達する第２のクロック信号伝
達手段とを設ける。さらに、クロック信号の分配先に、
第２のクロック信号伝達手段によって時分割で送られて
くるそれぞれの相のクロック信号をリファレンス信号と
して第１のクロック信号伝達手段によって送られてくる
クロック信号の位相を調整して必要とする複数相の位相
調整されたクロック信号を生成するクロック信号生成手
段とを有してることを特徴としている。 また、上記第２の目的は、上記各手段によって得られ
た複数相のクロック信号を、論理和や論理積を取ること
によって周波数を逓倍し、クロック信号として使うこと
により達成される。 〔作用〕 本発明によれば、分配先において各相のリファレンス
となる複数のクロック信号は、時分割で分配先に伝達さ
れる。このため、位相精度よく伝達しなければならない
複数のクロック信号を分配先に伝達するために、共通の
信号経路を用いることができ、例えば、複数の分配先の
それぞれに精密に位相調整された複数相のクロック信号
を供給しなければならないような場合でも、精密な位相
調整を要する箇所の数を減じることができる。また、各
分配先でえられた生成されたクロック信号を逓倍するこ
とにより、クロック源から分配先までの間を伝送する信
号の周波数を、各分配先で必要とするクロック信号の周
波数よりも低く設定することがきる。 〔実施例〕 第１図に本発明の一実施例の構成を示す。第１図にお
いて、１はクロツク源、２は分配先を表す。10は精密に
位相調整された参照信号の通る経路、11は位相精度の粗
いクロツク信号の通る経路、12はセレクト信号の通る経
路である。また、各分配先において、20は可変遅延回
路、21は位相比較回路を表す。25は本発明によつて自動
的に位相調整されたクロツク信号、26は可変遅延回路を
制御するための制御信号である。また、クロツク源１の
中の発振回路３はクロツク信号各相の元となる週波数の
高い原クロツクを発生する回路、分周回路４は原クロツ
クを分周して各相のクロツク信号を生成する回路、セレ
クト回路５は分周回路４で生成されたクロツク信号各相
の内のいずれか１つを選択して参照信号10として送り出
す回路である。セレクト信号発生器６はクロツク信号各
相より充分に長い周期のセレクト信号12を発生する回路
であり、この信号12によつてクロツク各相の内のいずれ
がセレクタ回路５によつて選択されるかが決まる。 次に、第１図の回路の動作について説明する。各分分
配先２の中では、位相精度の粗いクロツク信号11を可変
遅延回路20の通することによつて位相調整される。そし
て、その出力が、所望の位相で送られてくる参照信号10
と比較され、その結果を可変遅延回路20にフイードバツ
クして精度良く位相調整されることになる。また、参照
信号10としてクロツク信号の他の相が送られている間
は、デコーダ回路８からの信号によつて位相比較回路21
からの制御信号を止め、可変遅延回路20の遅延時間が変
化しないようにする。このように構成すれば、従来はク
ロツク信号の各相について位相調整が必要であつたの
が、本実施例では参照信号10についてのみ位相調整すれ
ば済むことになる。なお、第１図の可変遅延回路20や位
相比較回路21の具体的な構成については、すでに特願昭
62−63762（昭和62年３月20日出願）に開示した通りで
ある。また、電源ノイズ等によるダイナミツクスキユー
の影響を避けるためには、無調整クロツク信号11や参照
信号10は差動信号にして送られのが望ましい。また、一
度位相調整が完了した後は制御を止めて可変遅延回路20
の遅延時間が切り替わらないようにすれば、ハザードの
影響を避けることができる。この場合、位相比較回路21
に同日出願の「位相比較回路」（発明者 益田 昇，山
本雅一，以頭博之、斉藤達也）に開示したような不感幅
付きのものを併用すれば、制御を止めた後に位相が変化
してもそれを検出することができる。また、セレクタ回
路５やデコーダ回路８の具体的な構成については、公知
である。 第２図は本発明の他の実施例を示すものであり、クロ
ツク源１の中の参照信号10を送り出す部分にラツチ回路
７を挿入し、原クロツクに同期して参照信号10を送り出
すようにしたものである。これいより、分周回路４の負
荷がクロツク信号の各相に対して不均一にあてつも、参
照信号10として送り出される時には各相の位相差が等間
隔になるようにすることができる。 第３図は本発明の更に他の実施例を示すものであり、
可変遅延回路20の次段に固定遅延回路22を設けたもので
ある。可変遅延回路20による遅延時間を最小にしてもク
ロツク信号各相の位相差より大きくなる場合には、第３
図によに構成して固定遅延回路22の遅延時間が図の下の
方に行くほど順次小さくなるように設定すればよい。な
お、固定遅延回路22はゲート回路を直列に何段か接続す
ることにより実現できる。また、第３図において、各可
変遅延回路20の入力を全て無調整クロツク信号11に直接
接続することも可能である。 第４図は本発明の更に他の実施例を示したものであ
り、位相精度の粗いクロツク信号11を各相毎に別にクロ
ツク源１から供給したものである。第４図の場合、クロ
ツク源１と各分配先２との間に必要な信号経路の数は増
えるが、精密に位相調整をする必要のある信号経路は参
照信号用の経路10のみである。クロツク信号の周期を広
い範囲に渡つて可変にしたい場合や、可変幅の大きな可
変遅延回路が使えない場合には、第４図のような構成を
有用である。後者の一例としては、クロツク源から末端
の分配先までの間を２段階以上に分け本発明を適用した
い場合、具体的には、クロツク源１から各配線基板上の
中断回路までの間に本発明を適用し、更にその中断回路
から配線基板上に搭載された各LSIまでの間にも本発明
を適用した場合がある。その場合、クロツク源１から中
断回路までの間には信号本数が少なくて済む第１図〜第
３図等を適用し、中断回路から各LSIまでの間には可変
遅延回路20が小規模で済む第４図にような構成を適用す
る。 第５図は、本発明のよつて得られた位相精度の高い多
相のクロツク信号25から、それより周波数の高いクロツ
ク信号28を生成する方法の一例を示したものである。第
５図の25（ａ）〜（ｄ）に、第１図〜第４図等の実施例
によつて得られた位相間隔の等しい４相のクロツク信号
25を入力すると、第６図に示すように出力28に周期が２
倍のクロツク信号が得られる。従つて、クロツク源１か
ら各分配先２までの長い（すなわち高周波信号の通りに
くい）信号経路には低い周波数の信号のみを送りなが
ら、各分配先２の中ではその何倍かの周波数のクロツク
信号を得ることができる。なお、その場合、参照信号10
を位相比較回路21に入力する経路に、第５図の回路と遅
延時間の等価な回路を挿入するのが望ましい。また、第
５図にはNOR回路を使つた例を示したが、NAND回路や非
他的論理和回路を使つても同様のことが出来るのは言う
までもない。なお、第５図の25（ａ）〜（ｄ）に入力す
る４相のクロツク信号を従来の方法で供給すると、位相
間隔を等しくするのが難しく逓倍後のクロツク信号の周
期性が悪くなる。しかし、本発明によつて供給すると、
位相間隔のばらつき位相比較誤差程度であり、従つて逓
倍後の周期性も改善される。 次に、デイジタル制御の可変遅延回路の遅延時間切り
替え時に生じるハザードおよびその防止方法について述
べる。第７図に、デイジタル制御の可変遅延回路の出力
波形の一例を示す。（１）は遅延時間が短い場合、
（２）は長い場合の出力波形であり、この２つの出力の
時間差Δｔが切り替え幅となる。ここで、遅延時間が短
い（１）から長い（２）へ切り替えることを考える。そ
の切り替えが（１），（２）に両方共がハイレベルの時
（すなわち第７図の時刻Ａ）に行なわれた場合、出力は
第７図（３）に示すように時刻Ａの以前には（１）と同
じ波形、以後には（２）と同じ波形となり、パルスの数
は変わらない。両方共がローレベルの時（すなわち第７
図の時刻Ｂ）に切り替えても、（４）に出力波形を示す
ようにＡの場合とほぼ同様である。しかしながら、時刻
Ｃのように一方がハイレベルで他方のローレベルの時に
切り替えると、（５）に示すように切り替えの前後に短
いパルスが発生して、全体でのパルスの数が変わる。こ
れが所謂ハザードであり、誤動作の原因となる。従来の
デイジタル制御型の可変遅延回路では、遅延回路の切り
替えを入出力信号と無関係に行なつていたためハザード
の発生は避けられず、位相調整の完了後は制御を止める
等の方法によつてその影響を回避する必要があつた。と
ころが、この切り替えが必ず第７図のＡまたはＢの時刻
に行なわれるようにすれば、ハザードの発生自体の回避
することが可能となる。その為の回路構成の一例を第８
図に示す。 この回路は、無調整クロツク信号11が入力とし加えら
れ、出力が調整済みクロツク信号25として取り出され
る。その間は幾つかのブロツク100に分かれ、各ブロツ
ク100毎に１ビツトずつ遅延時間の切り替えを行なう。
各ブロツク100内には伝播時間の異なる２つの信号経路
を設け、各ビツト毎に制御信号110によつてそのいずれ
かを選択する。各ビツト毎に遅延時間切り替え幅は102
のノードを付加された容量素子の大小によつて異なる。
３個あるラツチ回路121,122,123は第７図の時刻Ａ以外
では切り替わらないようにするためのものである。ここ
で、位相比較回路21から制御信号26によつて遅延時間の
増加又は短縮の指令が来ると、制御回路50は各ビツト毎
の制御信号110を切り替えるが、この切り替えのタイミ
ングは101や102のノードを通る信号とは無関係に行なわ
れる。これが左端のラツチ回路121を通ることによつ
て、111のノードに現われる電圧は103のノードがローレ
ベルの半周期しか変化しないことになる。更に、２段目
のラツチ回路122よつて112のノードに現われる電圧102
のノードがローレベルの時にのみ変化するが、102と103
は互いに逆極性であるために111と112が共に変化し得る
時間は短く、従つて112が変化し得るのは102のノードが
ローレベルになつた直後の短い時間のみである。これを
何段かのゲート回路を通して遅らせれば、103のノード
がハイレベルの時にしか113のノードの電圧が変化しな
ようにすることが出来る。従つて、114,115のノードの
電圧が変化し得るのは103のノードがローレベルになつ
た直後のある一瞬であり、入力信号の１周期ごとに一意
的に決まる。そして、その瞬間に101,102の両方がハイ
レベルになるようにしておけば、必ず第７図Ａの時刻に
切り替わることになり、ハザードの発生を防ぐことが出
来る。なお、第７図Ｂの時刻に切り替わるように構成す
ることもできるが、その場合には114と115が同時にハイ
レベルにならないようにする必要がある。また、第８図
には101と102の経路を切り替える部分をNOR回路で構成
した例を示したが、この部分をNAND回路で構成する場合
には、Ｂの時刻に切り替えるようにするか、または、Ａ
の時刻に切り替えて114と115が同時にローレベルになら
ないようにする必要がある。なお、第８図には容量素子
の付加によつて遅延時間を変化させる例を示したが、切
り替え幅を大きくしたい時にはゲート段数を変えること
によつて変化させた方が波形の劣化等を避けることが出
来る。また、位相調整完了後に可変遅延回路21の制御を
停止するとによりハザードの影響を回避する方法と、第
８図の回路によりハザード発生する回避する方法を併用
すれば、更に確実にハザードの影響を防止することが出
来る。 〔発明の効果〕 以上述べたように、本発明によれば高速のクロツク信
号を位相精度良く伝送することが可能である。
号供給装置に関し、特にクロツク信号の周波数が高い場
合や相数が多い場合に好適なクロツク信号供給装置に関
するものである。 〔従来の技術〕 従来、大型計算機等のクロツク信号は、１つのクロツ
ク信号に対して１本ずつ（差動で送る時には１組ずつ）
の信号経路を介して供給し、それぞれ個々の位相調整す
るのが一般的であつた。また、その位相調整は、オシロ
スコープ等によつて各分配先におけるクロツク信号の波
形を観測し規定値に合わせる方法が一般的であつた。 〔発明が解決しようとする問題点〕 従つて、従来の方式ではクロツク信号の相数が増える
とそれに比例して調整箇所が増加し、調整に手間がかか
るという難点が有つた。また、クロツク信号を高速化す
ると、立ち上がり時間や立ち下り時間がクロツクの周期
に近くなつて電圧が充分に立ち上がる前に立ち下がりが
始まることになる。従つて、信号振幅が小さくなり、ノ
イズマージンが減少したり場合によつては信号自体の消
滅が起きる。特に、クロツク源から各分配先までの間は
信号経路が長く、負荷の影響や表皮効果が顕著になつて
上記のような現象が起きやすい。なお、特開昭61−3965
0及び特開昭61−39651にクロツク信号の位相を調整する
方法の一例が、また、特開昭62−242410に可変遅延回路
の一例がそれぞれ開示されているが、この方法だけでは
パルス幅の変化や信号振幅の減衰，消滅を防ぐことはで
きない。 本発明の第１の目的は、クロツク信号の位相調整箇所
を減らすことにある。本発明の第２の目的は、クロツク
源から各分配先までの間を伝送するべき信号の周波数を
下げることにある。 〔問題点を解決するための手段〕 上記第１の目的を達成するために、本発明では、クロ
ック発生源で発生された複数相のクロック信号のうち少
なくとも１相クロック信号を分配先に伝達する第１のク
ロック信号伝達手段と、発生した複数相のクロック信号
を時分割で順次分配先に伝達する第２のクロック信号伝
達手段とを設ける。さらに、クロック信号の分配先に、
第２のクロック信号伝達手段によって時分割で送られて
くるそれぞれの相のクロック信号をリファレンス信号と
して第１のクロック信号伝達手段によって送られてくる
クロック信号の位相を調整して必要とする複数相の位相
調整されたクロック信号を生成するクロック信号生成手
段とを有してることを特徴としている。 また、上記第２の目的は、上記各手段によって得られ
た複数相のクロック信号を、論理和や論理積を取ること
によって周波数を逓倍し、クロック信号として使うこと
により達成される。 〔作用〕 本発明によれば、分配先において各相のリファレンス
となる複数のクロック信号は、時分割で分配先に伝達さ
れる。このため、位相精度よく伝達しなければならない
複数のクロック信号を分配先に伝達するために、共通の
信号経路を用いることができ、例えば、複数の分配先の
それぞれに精密に位相調整された複数相のクロック信号
を供給しなければならないような場合でも、精密な位相
調整を要する箇所の数を減じることができる。また、各
分配先でえられた生成されたクロック信号を逓倍するこ
とにより、クロック源から分配先までの間を伝送する信
号の周波数を、各分配先で必要とするクロック信号の周
波数よりも低く設定することがきる。 〔実施例〕 第１図に本発明の一実施例の構成を示す。第１図にお
いて、１はクロツク源、２は分配先を表す。10は精密に
位相調整された参照信号の通る経路、11は位相精度の粗
いクロツク信号の通る経路、12はセレクト信号の通る経
路である。また、各分配先において、20は可変遅延回
路、21は位相比較回路を表す。25は本発明によつて自動
的に位相調整されたクロツク信号、26は可変遅延回路を
制御するための制御信号である。また、クロツク源１の
中の発振回路３はクロツク信号各相の元となる週波数の
高い原クロツクを発生する回路、分周回路４は原クロツ
クを分周して各相のクロツク信号を生成する回路、セレ
クト回路５は分周回路４で生成されたクロツク信号各相
の内のいずれか１つを選択して参照信号10として送り出
す回路である。セレクト信号発生器６はクロツク信号各
相より充分に長い周期のセレクト信号12を発生する回路
であり、この信号12によつてクロツク各相の内のいずれ
がセレクタ回路５によつて選択されるかが決まる。 次に、第１図の回路の動作について説明する。各分分
配先２の中では、位相精度の粗いクロツク信号11を可変
遅延回路20の通することによつて位相調整される。そし
て、その出力が、所望の位相で送られてくる参照信号10
と比較され、その結果を可変遅延回路20にフイードバツ
クして精度良く位相調整されることになる。また、参照
信号10としてクロツク信号の他の相が送られている間
は、デコーダ回路８からの信号によつて位相比較回路21
からの制御信号を止め、可変遅延回路20の遅延時間が変
化しないようにする。このように構成すれば、従来はク
ロツク信号の各相について位相調整が必要であつたの
が、本実施例では参照信号10についてのみ位相調整すれ
ば済むことになる。なお、第１図の可変遅延回路20や位
相比較回路21の具体的な構成については、すでに特願昭
62−63762（昭和62年３月20日出願）に開示した通りで
ある。また、電源ノイズ等によるダイナミツクスキユー
の影響を避けるためには、無調整クロツク信号11や参照
信号10は差動信号にして送られのが望ましい。また、一
度位相調整が完了した後は制御を止めて可変遅延回路20
の遅延時間が切り替わらないようにすれば、ハザードの
影響を避けることができる。この場合、位相比較回路21
に同日出願の「位相比較回路」（発明者 益田 昇，山
本雅一，以頭博之、斉藤達也）に開示したような不感幅
付きのものを併用すれば、制御を止めた後に位相が変化
してもそれを検出することができる。また、セレクタ回
路５やデコーダ回路８の具体的な構成については、公知
である。 第２図は本発明の他の実施例を示すものであり、クロ
ツク源１の中の参照信号10を送り出す部分にラツチ回路
７を挿入し、原クロツクに同期して参照信号10を送り出
すようにしたものである。これいより、分周回路４の負
荷がクロツク信号の各相に対して不均一にあてつも、参
照信号10として送り出される時には各相の位相差が等間
隔になるようにすることができる。 第３図は本発明の更に他の実施例を示すものであり、
可変遅延回路20の次段に固定遅延回路22を設けたもので
ある。可変遅延回路20による遅延時間を最小にしてもク
ロツク信号各相の位相差より大きくなる場合には、第３
図によに構成して固定遅延回路22の遅延時間が図の下の
方に行くほど順次小さくなるように設定すればよい。な
お、固定遅延回路22はゲート回路を直列に何段か接続す
ることにより実現できる。また、第３図において、各可
変遅延回路20の入力を全て無調整クロツク信号11に直接
接続することも可能である。 第４図は本発明の更に他の実施例を示したものであ
り、位相精度の粗いクロツク信号11を各相毎に別にクロ
ツク源１から供給したものである。第４図の場合、クロ
ツク源１と各分配先２との間に必要な信号経路の数は増
えるが、精密に位相調整をする必要のある信号経路は参
照信号用の経路10のみである。クロツク信号の周期を広
い範囲に渡つて可変にしたい場合や、可変幅の大きな可
変遅延回路が使えない場合には、第４図のような構成を
有用である。後者の一例としては、クロツク源から末端
の分配先までの間を２段階以上に分け本発明を適用した
い場合、具体的には、クロツク源１から各配線基板上の
中断回路までの間に本発明を適用し、更にその中断回路
から配線基板上に搭載された各LSIまでの間にも本発明
を適用した場合がある。その場合、クロツク源１から中
断回路までの間には信号本数が少なくて済む第１図〜第
３図等を適用し、中断回路から各LSIまでの間には可変
遅延回路20が小規模で済む第４図にような構成を適用す
る。 第５図は、本発明のよつて得られた位相精度の高い多
相のクロツク信号25から、それより周波数の高いクロツ
ク信号28を生成する方法の一例を示したものである。第
５図の25（ａ）〜（ｄ）に、第１図〜第４図等の実施例
によつて得られた位相間隔の等しい４相のクロツク信号
25を入力すると、第６図に示すように出力28に周期が２
倍のクロツク信号が得られる。従つて、クロツク源１か
ら各分配先２までの長い（すなわち高周波信号の通りに
くい）信号経路には低い周波数の信号のみを送りなが
ら、各分配先２の中ではその何倍かの周波数のクロツク
信号を得ることができる。なお、その場合、参照信号10
を位相比較回路21に入力する経路に、第５図の回路と遅
延時間の等価な回路を挿入するのが望ましい。また、第
５図にはNOR回路を使つた例を示したが、NAND回路や非
他的論理和回路を使つても同様のことが出来るのは言う
までもない。なお、第５図の25（ａ）〜（ｄ）に入力す
る４相のクロツク信号を従来の方法で供給すると、位相
間隔を等しくするのが難しく逓倍後のクロツク信号の周
期性が悪くなる。しかし、本発明によつて供給すると、
位相間隔のばらつき位相比較誤差程度であり、従つて逓
倍後の周期性も改善される。 次に、デイジタル制御の可変遅延回路の遅延時間切り
替え時に生じるハザードおよびその防止方法について述
べる。第７図に、デイジタル制御の可変遅延回路の出力
波形の一例を示す。（１）は遅延時間が短い場合、
（２）は長い場合の出力波形であり、この２つの出力の
時間差Δｔが切り替え幅となる。ここで、遅延時間が短
い（１）から長い（２）へ切り替えることを考える。そ
の切り替えが（１），（２）に両方共がハイレベルの時
（すなわち第７図の時刻Ａ）に行なわれた場合、出力は
第７図（３）に示すように時刻Ａの以前には（１）と同
じ波形、以後には（２）と同じ波形となり、パルスの数
は変わらない。両方共がローレベルの時（すなわち第７
図の時刻Ｂ）に切り替えても、（４）に出力波形を示す
ようにＡの場合とほぼ同様である。しかしながら、時刻
Ｃのように一方がハイレベルで他方のローレベルの時に
切り替えると、（５）に示すように切り替えの前後に短
いパルスが発生して、全体でのパルスの数が変わる。こ
れが所謂ハザードであり、誤動作の原因となる。従来の
デイジタル制御型の可変遅延回路では、遅延回路の切り
替えを入出力信号と無関係に行なつていたためハザード
の発生は避けられず、位相調整の完了後は制御を止める
等の方法によつてその影響を回避する必要があつた。と
ころが、この切り替えが必ず第７図のＡまたはＢの時刻
に行なわれるようにすれば、ハザードの発生自体の回避
することが可能となる。その為の回路構成の一例を第８
図に示す。 この回路は、無調整クロツク信号11が入力とし加えら
れ、出力が調整済みクロツク信号25として取り出され
る。その間は幾つかのブロツク100に分かれ、各ブロツ
ク100毎に１ビツトずつ遅延時間の切り替えを行なう。
各ブロツク100内には伝播時間の異なる２つの信号経路
を設け、各ビツト毎に制御信号110によつてそのいずれ
かを選択する。各ビツト毎に遅延時間切り替え幅は102
のノードを付加された容量素子の大小によつて異なる。
３個あるラツチ回路121,122,123は第７図の時刻Ａ以外
では切り替わらないようにするためのものである。ここ
で、位相比較回路21から制御信号26によつて遅延時間の
増加又は短縮の指令が来ると、制御回路50は各ビツト毎
の制御信号110を切り替えるが、この切り替えのタイミ
ングは101や102のノードを通る信号とは無関係に行なわ
れる。これが左端のラツチ回路121を通ることによつ
て、111のノードに現われる電圧は103のノードがローレ
ベルの半周期しか変化しないことになる。更に、２段目
のラツチ回路122よつて112のノードに現われる電圧102
のノードがローレベルの時にのみ変化するが、102と103
は互いに逆極性であるために111と112が共に変化し得る
時間は短く、従つて112が変化し得るのは102のノードが
ローレベルになつた直後の短い時間のみである。これを
何段かのゲート回路を通して遅らせれば、103のノード
がハイレベルの時にしか113のノードの電圧が変化しな
ようにすることが出来る。従つて、114,115のノードの
電圧が変化し得るのは103のノードがローレベルになつ
た直後のある一瞬であり、入力信号の１周期ごとに一意
的に決まる。そして、その瞬間に101,102の両方がハイ
レベルになるようにしておけば、必ず第７図Ａの時刻に
切り替わることになり、ハザードの発生を防ぐことが出
来る。なお、第７図Ｂの時刻に切り替わるように構成す
ることもできるが、その場合には114と115が同時にハイ
レベルにならないようにする必要がある。また、第８図
には101と102の経路を切り替える部分をNOR回路で構成
した例を示したが、この部分をNAND回路で構成する場合
には、Ｂの時刻に切り替えるようにするか、または、Ａ
の時刻に切り替えて114と115が同時にローレベルになら
ないようにする必要がある。なお、第８図には容量素子
の付加によつて遅延時間を変化させる例を示したが、切
り替え幅を大きくしたい時にはゲート段数を変えること
によつて変化させた方が波形の劣化等を避けることが出
来る。また、位相調整完了後に可変遅延回路21の制御を
停止するとによりハザードの影響を回避する方法と、第
８図の回路によりハザード発生する回避する方法を併用
すれば、更に確実にハザードの影響を防止することが出
来る。 〔発明の効果〕 以上述べたように、本発明によれば高速のクロツク信
号を位相精度良く伝送することが可能である。
【図面の簡単な説明】
第１図乃至第４図はそれぞれ本発明の一実施例を示す構
成図、第５図は第１図乃至第４図に付加して機能を追加
するための回路の構成図、第６図は第５図の回路の動作
を説明するための動作波形図、第７図は可変遅延回路の
動作を説明するための動作波形図、第８図は可変遅延回
路の改良例を示す回路図である。 １…クロツク源、２…分配先比較回路、10…参照信号、
11…無調整クロツク信号、12…セレクト信号、20…可変
遅延回路、21…位相比較回路、22…固定遅延回路、25…
調整済クロツク信号、26…制御信号。
成図、第５図は第１図乃至第４図に付加して機能を追加
するための回路の構成図、第６図は第５図の回路の動作
を説明するための動作波形図、第７図は可変遅延回路の
動作を説明するための動作波形図、第８図は可変遅延回
路の改良例を示す回路図である。 １…クロツク源、２…分配先比較回路、10…参照信号、
11…無調整クロツク信号、12…セレクト信号、20…可変
遅延回路、21…位相比較回路、22…固定遅延回路、25…
調整済クロツク信号、26…制御信号。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 斉藤 達也
国分寺市東恋ヶ窪１丁目280番地 株式
会社日立製作所中央研究所内
(56)参考文献 特開 昭48−17644（ＪＰ，Ａ)
特開 昭59−86385（ＪＰ，Ａ)
Claims (1)
- (57)【特許請求の範囲】 １．それぞれ位相の異なる複数のクロック信号を発生す
るクロック発生源と、該クロック発生源により発生され
たクロック信号の少なくとも１つの分配先に伝達する第
１のクロック信号伝達手段と、前記クロック発生源によ
り発生された前記複数のクロック信号を順次時分割で前
記分配先に伝達する１つの第２のクロック信号伝達手段
と、前記分配先に設けられ、前記第１のクロック信号伝
達手段により伝達されたクロック信号から前記第２のク
ロック信号伝達手段により時分割に送られてくる前記複
数のクロック信号を参照してそれぞれ異なる位相に位相
調整された複数のクロック信号を生成するクロック信号
生成手段とを有することを特徴とするクロック信号供給
装置。 ２．前記クロック信号生成手段は、前記第１のクロック
信号伝達手段により伝達されるクロック信号の１つを入
力とし、前記位相調整された複数のクロック信号を出力
する遅延手段と、該遅延手段が出力する複数のクロック
信号のそれぞれの位相を前記第２のクロック信号伝達手
段により伝達される前記複数のクロック信号のそれぞれ
の位相と比較する比較手段とを有しており、前記遅延手
段における遅延時間が前記比較手段における比較結果の
応じて調整されることを特徴とする特許請求の範囲第１
項記載のクロック信号供給装置。 ３．前記遅延手段は、それぞれ遅延時間を調整可能な複
数の遅延回路を直列に接続してなり、該遅延回路のそれ
ぞれの出力を前記位相調整されたクロック信号として出
力することを特徴とする特許請求の範囲第２項記載のク
ロック信号供給装置。 ４．前記クロック信号生成手段は、前記第１の信号伝達
手段により伝達されるクロック信号のいずれか１つを入
力とし、前記第２のクロック信号伝達手段により伝達さ
れるいずれか１つのクロック信号に基づいて、入力した
クロック信号の位相を調整し、前記位相調整された複数
のクロック信号の中のいずれか１つを出力する複数の位
相調整手段を含むことと特徴とする特許請求の範囲第１
項記載のクロック信号供給装置。 ５．前記位相調整手段は、入力されたクロック信号を遅
延させ、前記位相調整されたクロック信号の１つを出力
する遅延手段と、該遅延手段の出力であるクロック信号
の位相と前記第２のクロック信号伝達手段により伝達さ
れるクロック信号の位相とを比較する比較手段とを有し
ており、前記遅延手段における遅延時間が前記比較手段
における比較結果に応じて調整されることを特徴とする
特許請求の範囲第４項記載のクロック信号供給装置。 ６．前記遅延手段における遅延時間の調整は、前記遅延
手段への入力となるクロック信号、若しくは該クロック
信号を一定時間遅延させた信号に同期して行われること
を特徴とする特許請求の範囲第２、第３、または第５項
記載のクロック信号供給装置。 ７．特許請求の範囲第１項ないし第５項記載のクロック
信号供給装置において、前記位相調整された複数のクロ
ック信号を入力し、前記位相調整されたクロック信号よ
り周波数の高いクロック信号を出力する逓倍手段を有す
ることを特徴とするクロック信号供給装置。 ８．それぞれ位相の異なる複数のクロック信号を発生す
るクロック発生源と、該複数のクロック信号を分配先に
伝達する複数の第１のクロック信号伝達手段と、 前記クロック発生源により発生された前記複数のクロッ
ク信号を順次時分割で前記分配先に伝達す１つの第２の
クロック信号伝達手段と、 それぞれが前記第１のクロック信号伝達手段対応に前記
分配先に設けられ、前記第２のクロック信号伝達により
時分割に送られてくる前記複数のクロック信号の内、当
該第１のクロック信号伝達手段で伝達されるクロック信
号に対応するクロック信号を参照し、当該第１のクロッ
ク信号伝達手段で伝達されるクロック信号を位相調整し
て出力する複数の位相調整手段を有することを特徴とす
るクロック信号供給装置。 ９．前記分配先に複数であり、 前記第１のクロック信号伝達手段は、前記クロック発生
源から前記複数の分配先に前記第１のクロック信号を伝
達する手段であり、 前記第２のクロック信号手段伝達は、前記クロック発生
源から前記複数の分配先に前記第２のクロック信号を伝
達する手段であり、 前記位相調整手段は、各分配先毎に、前記第１のクロッ
ク信号伝達手段に対応して設けられることを特徴とする
特許請求の範囲第８項記載のクロック信号供給装置。 １０．前記位相調整手段は、前記第１のクロック信号伝
達手段から入力されたクロック信号を遅延させ前記位相
調整されたクロック信号を出力する遅延手段と、該遅延
手段の出力であるクロック信号の位相と前記第２のクロ
ック信号伝達手段により伝達される、当該第１のクロッ
ク信号伝達手段により伝達されるクロック信号に対応す
るクロック信号の位相とを比較する比較手段とを有して
おり、前記遅延手段における遅延時間が前記比較手段に
おける比較結果に応じて調整されることを特徴とする特
許請求の範囲第８または９項記載のクロック信号供給装
置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62141460A JP2872238B2 (ja) | 1987-06-08 | 1987-06-08 | クロツク信号供給装置 |
| DE19883855895 DE3855895T2 (de) | 1987-03-20 | 1988-02-11 | Taktsignal-Versorgungssystem |
| DE8888101998T DE3870680D1 (de) | 1987-03-20 | 1988-02-11 | Taktsignal-versorgungssystem. |
| EP88101998A EP0282735B1 (en) | 1987-03-20 | 1988-02-11 | Clock signal supply system |
| EP91114922A EP0463641B1 (en) | 1987-03-20 | 1988-02-11 | A clock signal supply system |
| US07/688,696 US5184027A (en) | 1987-03-20 | 1991-04-22 | Clock signal supply system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62141460A JP2872238B2 (ja) | 1987-06-08 | 1987-06-08 | クロツク信号供給装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63305611A JPS63305611A (ja) | 1988-12-13 |
| JP2872238B2 true JP2872238B2 (ja) | 1999-03-17 |
Family
ID=15292403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62141460A Expired - Fee Related JP2872238B2 (ja) | 1987-03-20 | 1987-06-08 | クロツク信号供給装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2872238B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6061276A (en) | 1997-02-07 | 2000-05-09 | Fujitsu Limited | Semiconductor memory device and a semiconductor integrated circuit |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3745472A (en) * | 1971-07-01 | 1973-07-10 | Texas Instruments Inc | Synchronous digital system having a clock distribution system |
| JPS5986385A (ja) * | 1982-11-09 | 1984-05-18 | Toshiba Corp | サンプリングパルス生成回路 |
-
1987
- 1987-06-08 JP JP62141460A patent/JP2872238B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63305611A (ja) | 1988-12-13 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |