JP2820086B2 - クロック分配システム - Google Patents
クロック分配システムInfo
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- JP2820086B2 JP2820086B2 JP7292574A JP29257495A JP2820086B2 JP 2820086 B2 JP2820086 B2 JP 2820086B2 JP 7292574 A JP7292574 A JP 7292574A JP 29257495 A JP29257495 A JP 29257495A JP 2820086 B2 JP2820086 B2 JP 2820086B2
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Description
【発明の属する技術分野】本発明は、クロック分配シス
テムに関し、特に同期式デジタルデータ処理システムに
おけるクロック分配システムに関する。
テムに関し、特に同期式デジタルデータ処理システムに
おけるクロック分配システムに関する。
【０００１】
【従来の技術】従来、同期式データ処理システムにおけ
る伝搬時間の変動によって引き起こされる特別な問題
は、クロック分配システムの設計に関連して生じてい
た。たとえば、伝搬時間の変動は、システムの異なる部
分に与えられたクロックに重大なスキューを引き起こし
得る。このスキューがタイミングの問題を引き起こすの
を防ぐために、従来の解決策は最小のシステムサイクル
タイムに最大のスキューを与えることによって、すべて
のデータ信号がその伝達先のたとえば、フリップフロッ
プのような記憶手段にクロックが到達する前に到達する
ことを保証する。コンピュータまたはデジタル回路を用
いて設計された他のシステム等の高性能のシステムにお
いては、このサイクルタイムの増加はシステム速度に大
変有害な影響を及ぼし得る。データ処理システムにおけ
るスキューの第１の原因は、製造工程におけるばらつき
のために集積回路チップ（以降ＩＣと記す）毎に生じる
伝搬時間の差異に起因する。クロック分配回路の場合に
は、ＩＣ毎の伝搬時間の差異はシステム全体に分配され
たクロックにスキューを生み出すであろうから、特に問
題である。このスキュー問題の１つの解決策としては、
ＩＣ製造工程を改良することにより、より均一なＩＣを
製造し、その結果ＩＣ毎のばらつきがより小さくなると
いうものがある。しかしながら、必要なコストが増加す
るためこの解決策は経済的に非実用的である。データ処
理システムにおけるスキューの第２の原因は、ＩＣ間を
接続するクロック分配経路の不均一性によって生じる伝
搬時間の差異に起因する。ＩＣを多数使用する大規模な
同期式デジタルデータ処理システムにおけるクロック分
配回路の場合には、システム全体のクロック分配経路が
多数になるであろうから、特に問題である。以上のスキ
ュー問題の第一の解決策としては、各ＩＣに対するクロ
ック分配経路を１：１接続にすることを基本として、ツ
リー状に階層化された構成のクロック分配回路を用い、
その結果としてより均一なクロック分配経路に設計する
というものがある。
る伝搬時間の変動によって引き起こされる特別な問題
は、クロック分配システムの設計に関連して生じてい
た。たとえば、伝搬時間の変動は、システムの異なる部
分に与えられたクロックに重大なスキューを引き起こし
得る。このスキューがタイミングの問題を引き起こすの
を防ぐために、従来の解決策は最小のシステムサイクル
タイムに最大のスキューを与えることによって、すべて
のデータ信号がその伝達先のたとえば、フリップフロッ
プのような記憶手段にクロックが到達する前に到達する
ことを保証する。コンピュータまたはデジタル回路を用
いて設計された他のシステム等の高性能のシステムにお
いては、このサイクルタイムの増加はシステム速度に大
変有害な影響を及ぼし得る。データ処理システムにおけ
るスキューの第１の原因は、製造工程におけるばらつき
のために集積回路チップ（以降ＩＣと記す）毎に生じる
伝搬時間の差異に起因する。クロック分配回路の場合に
は、ＩＣ毎の伝搬時間の差異はシステム全体に分配され
たクロックにスキューを生み出すであろうから、特に問
題である。このスキュー問題の１つの解決策としては、
ＩＣ製造工程を改良することにより、より均一なＩＣを
製造し、その結果ＩＣ毎のばらつきがより小さくなると
いうものがある。しかしながら、必要なコストが増加す
るためこの解決策は経済的に非実用的である。データ処
理システムにおけるスキューの第２の原因は、ＩＣ間を
接続するクロック分配経路の不均一性によって生じる伝
搬時間の差異に起因する。ＩＣを多数使用する大規模な
同期式デジタルデータ処理システムにおけるクロック分
配回路の場合には、システム全体のクロック分配経路が
多数になるであろうから、特に問題である。以上のスキ
ュー問題の第一の解決策としては、各ＩＣに対するクロ
ック分配経路を１：１接続にすることを基本として、ツ
リー状に階層化された構成のクロック分配回路を用い、
その結果としてより均一なクロック分配経路に設計する
というものがある。
【０００２】しかし、この第一の解決策ではそのハード
ウェア量は極めて大きくなり、必要なコストが増加する
ため、経済的に非実用的である。さらにハードウェア量
の増加はその特性ばらつきによるスキューの増加をも招
くことにもなり、あまり効果的ではない。さらに、最終
的な分配先の数の変更が容易でないという課題をも有す
る。ここで、複数個のクロック分配経路を１：ｎ接続と
すればハードウェア量を小さく抑えられるが、接続順序
による信号の伝搬遅延時間差や各負荷ＩＣ端子間での伝
搬信号波の多重反射によるノイズの影響によりスキュー
が大きくなる。これらのスキューを最小化するために用
いられる第２の解決策は、たとえば１９４４年５月８日
に発行された、エス・エイ・タグー（Ｓ．Ａ．Ｔａｇｕ
ｅ）その他の発明者による米国特許第４,４４７,８７０
号「データ処理システムにおいて基本クロックタイミン
グをセットするための装置」に開示されたように、クロ
ック分配システムの手動調整を提供するというものであ
る。
ウェア量は極めて大きくなり、必要なコストが増加する
ため、経済的に非実用的である。さらにハードウェア量
の増加はその特性ばらつきによるスキューの増加をも招
くことにもなり、あまり効果的ではない。さらに、最終
的な分配先の数の変更が容易でないという課題をも有す
る。ここで、複数個のクロック分配経路を１：ｎ接続と
すればハードウェア量を小さく抑えられるが、接続順序
による信号の伝搬遅延時間差や各負荷ＩＣ端子間での伝
搬信号波の多重反射によるノイズの影響によりスキュー
が大きくなる。これらのスキューを最小化するために用
いられる第２の解決策は、たとえば１９４４年５月８日
に発行された、エス・エイ・タグー（Ｓ．Ａ．Ｔａｇｕ
ｅ）その他の発明者による米国特許第４,４４７,８７０
号「データ処理システムにおいて基本クロックタイミン
グをセットするための装置」に開示されたように、クロ
ック分配システムの手動調整を提供するというものであ
る。
【０００３】この解決策は、手動あるいはオペレータ制
御の調整を提供せねばならない不都合の他に、必要とさ
れる労力および，または装備が増加するために不経済で
ある。さらに、そのような初期のスキュー調整では、温
度変動といった稼働中に生じる要因に起因するスキュー
を補償することはできない。
御の調整を提供せねばならない不都合の他に、必要とさ
れる労力および，または装備が増加するために不経済で
ある。さらに、そのような初期のスキュー調整では、温
度変動といった稼働中に生じる要因に起因するスキュー
を補償することはできない。
【０００４】特に大規模なシステムの場合、分岐回路で
の調整により遅延量の管理を行うことも考えられるが、
きわめて多数の分岐回路に対してそれぞれ調整によって
管理することは非現実的である。このような点に鑑みて
なされた第３の解決策が、特開平４−２０５３２６号公
報に開示されている。
の調整により遅延量の管理を行うことも考えられるが、
きわめて多数の分岐回路に対してそれぞれ調整によって
管理することは非現実的である。このような点に鑑みて
なされた第３の解決策が、特開平４−２０５３２６号公
報に開示されている。
【０００５】この解決策では、クロック分配伝送路をル
ープ状に引き、それに沿ってクロック分配を受ける各プ
ロセッサを配置させている。しかし、２本の伝送路を対
称に折曲げ、これに各プロセッサを配置させる必要があ
るため、プロセッサ等のような各回路群の配置設計の自
由度が低下するという不都合がある。
ープ状に引き、それに沿ってクロック分配を受ける各プ
ロセッサを配置させている。しかし、２本の伝送路を対
称に折曲げ、これに各プロセッサを配置させる必要があ
るため、プロセッサ等のような各回路群の配置設計の自
由度が低下するという不都合がある。
【０００６】
【発明が解決しようとする課題】上述の従来技術では、
クロック分配のために必須となるクロック分岐回路が、
クロック分配を受けるＩＣ等のような回路群の数に応じ
た独立した回路ブロック構成であることから、大規模の
同期式デジタルデータ処理システムでは、クロック分配
回路のハードウェア構成が大きくなってしまうという問
題がある。
クロック分配のために必須となるクロック分岐回路が、
クロック分配を受けるＩＣ等のような回路群の数に応じ
た独立した回路ブロック構成であることから、大規模の
同期式デジタルデータ処理システムでは、クロック分配
回路のハードウェア構成が大きくなってしまうという問
題がある。
【０００７】また、クロック分配を受けるＩＣ等のよう
な回路群の数が多くなるとクロック分配回路の分岐の段
階も多くなるため、その特性ばらつきによるスキューの
増加をも招くことになる。このように、ＩＣ等のような
各回路群に供給されるクロックの位相誤差が大きくなっ
てくるため、大規模の同期式デジタルデータ処理システ
ムでは、効果的にクロックスキューを削減できないとい
う問題がある。
な回路群の数が多くなるとクロック分配回路の分岐の段
階も多くなるため、その特性ばらつきによるスキューの
増加をも招くことになる。このように、ＩＣ等のような
各回路群に供給されるクロックの位相誤差が大きくなっ
てくるため、大規模の同期式デジタルデータ処理システ
ムでは、効果的にクロックスキューを削減できないとい
う問題がある。
【０００８】また、初期のスキュー調整だけでは、温度
変動といった稼働中に生じる要因に起因するスキューを
補償することはできないため、恒久的にスキューを補償
する精度が低いという問題がある。
変動といった稼働中に生じる要因に起因するスキューを
補償することはできないため、恒久的にスキューを補償
する精度が低いという問題がある。
【０００９】また、クロック分配伝送路をループ状に引
いた場合、それに沿ってクロック分配を受けるＩＣ等の
ような回路群を配置する必要があるため、配置設計の自
由度が低下するという問題がある。
いた場合、それに沿ってクロック分配を受けるＩＣ等の
ような回路群を配置する必要があるため、配置設計の自
由度が低下するという問題がある。
【００１０】本発明の目的は、従来よりも簡単な構成
で、多数のＩＣ等のような回路群に対して、より少ない
スキューでクロックを供給することができ、しかも、ク
ロック分配を受けるＩＣ等のような回路群の数の変更に
も容易に応ずることができるような自由度の高い、特に
大規模で高性能な同期式デジタルデータ処理システムに
適したクロック分配方式を提供することを目的とする。
で、多数のＩＣ等のような回路群に対して、より少ない
スキューでクロックを供給することができ、しかも、ク
ロック分配を受けるＩＣ等のような回路群の数の変更に
も容易に応ずることができるような自由度の高い、特に
大規模で高性能な同期式デジタルデータ処理システムに
適したクロック分配方式を提供することを目的とする。
【００１１】
【課題を解決するための手段】上記課題を解決するため
に本発明のクロック分配システムは、複数の回路群と、
この複数の回路群を同期して動作させるためのクロック
供給源と、このクロック供給源から前記複数の回路群に
供給されるクロック信号を伝送し、互いに伝送方向が逆
となるように折り返された前方向伝送路部と後方向伝送
路部とからなり、前記複数の回路群のうち隣接する２つ
の回路群を結ぶ少なくとも１つの区間の前記前方向伝送
路部および前記後方向伝送路部のそれぞれの部分は遅延
時間を決定する特性が異なっており信号遅延時間が同一
にされているものである伝送路と、前記複数の回路群の
各々に設けられ、前記前方向伝送路部からの第１のクロ
ック信号入力と前記後方向伝送路からの第２のクロック
信号入力との位相差を検出する検出手段と、前記複数の
回路群の各々に設けられ、前記検出手段によって検出さ
れた位相差を入力し該位相差に所定の乗数を乗じて得ら
れる値の分だけ前記第１のクロック信号の位相から遅れ
た位相の内部クロック信号を発生する内部クロック発生
手段とを含む。
に本発明のクロック分配システムは、複数の回路群と、
この複数の回路群を同期して動作させるためのクロック
供給源と、このクロック供給源から前記複数の回路群に
供給されるクロック信号を伝送し、互いに伝送方向が逆
となるように折り返された前方向伝送路部と後方向伝送
路部とからなり、前記複数の回路群のうち隣接する２つ
の回路群を結ぶ少なくとも１つの区間の前記前方向伝送
路部および前記後方向伝送路部のそれぞれの部分は遅延
時間を決定する特性が異なっており信号遅延時間が同一
にされているものである伝送路と、前記複数の回路群の
各々に設けられ、前記前方向伝送路部からの第１のクロ
ック信号入力と前記後方向伝送路からの第２のクロック
信号入力との位相差を検出する検出手段と、前記複数の
回路群の各々に設けられ、前記検出手段によって検出さ
れた位相差を入力し該位相差に所定の乗数を乗じて得ら
れる値の分だけ前記第１のクロック信号の位相から遅れ
た位相の内部クロック信号を発生する内部クロック発生
手段とを含む。
【００１２】また、本発明の他のクロック分配システム
は、複数の回路群と、この複数の回路群を同期して動作
させるためのクロック供給源と、このクロック供給源か
ら前記複数の回路群に供給されるクロック信号を伝送
し、互いに伝送方向が逆となるように折り返された前方
向伝送路部と後方向伝送路部とからなり、前記複数の回
路群のうち隣接する２つの回路群を結ぶ少なくとも１つ
の区間の前記前方向伝送路部および前記後方向伝送路部
のそれぞれの部分は互いに平行でなく信号遅延時間が同
一にされているものである伝送路と、前記複数の回路群
の各々に設けられ、前記前方向伝送路部からの第１のク
ロック信号入力と前記後方向伝送路からの第２のクロッ
ク信号入力との位相差を検出する検出手段と、前記複数
の回路群の各々に設けられ、前記検出手段によって検出
された位相差を入力し該位相差に所定の乗数を乗じて得
られる値の分だけ前記第１のクロック信号の位相から遅
れた位相の内部クロック信号を発生する内部クロック発
生手段とを含む。
は、複数の回路群と、この複数の回路群を同期して動作
させるためのクロック供給源と、このクロック供給源か
ら前記複数の回路群に供給されるクロック信号を伝送
し、互いに伝送方向が逆となるように折り返された前方
向伝送路部と後方向伝送路部とからなり、前記複数の回
路群のうち隣接する２つの回路群を結ぶ少なくとも１つ
の区間の前記前方向伝送路部および前記後方向伝送路部
のそれぞれの部分は互いに平行でなく信号遅延時間が同
一にされているものである伝送路と、前記複数の回路群
の各々に設けられ、前記前方向伝送路部からの第１のク
ロック信号入力と前記後方向伝送路からの第２のクロッ
ク信号入力との位相差を検出する検出手段と、前記複数
の回路群の各々に設けられ、前記検出手段によって検出
された位相差を入力し該位相差に所定の乗数を乗じて得
られる値の分だけ前記第１のクロック信号の位相から遅
れた位相の内部クロック信号を発生する内部クロック発
生手段とを含む。
【００１３】また、本発明の他のクロック分配システム
は、複数の回路群と、この複数の回路群を同期して動作
させるためのクロック供給源と、このクロック供給源か
ら前記複数の回路群にクロック信号を供給するための伝
送路とを備えたクロック分配システムであって、前記伝
送路は、互いに伝送方向が逆となるように折り返され
て、前方向伝送路部と後方向伝送路部とを構成し、前記
複数の回路群は、前記前方向伝送路部からの第１のクロ
ック信号入力と前記後方向伝送路からの第２のクロック
信号入力との位相差を検出する検出手段と、この検出手
段によって検出された位相差を入力し該位相差に前記前
方向伝送路部の単位長当たりの信号遅延時間と前記後方
向伝送路の単位長当たりの信号遅延時間とに応じて定め
られた乗数を乗じて得られる値の分だけ前記第１のクロ
ック信号の位相から遅れた位相の内部クロック信号を発
生する内部クロック発生手段とを含む。
は、複数の回路群と、この複数の回路群を同期して動作
させるためのクロック供給源と、このクロック供給源か
ら前記複数の回路群にクロック信号を供給するための伝
送路とを備えたクロック分配システムであって、前記伝
送路は、互いに伝送方向が逆となるように折り返され
て、前方向伝送路部と後方向伝送路部とを構成し、前記
複数の回路群は、前記前方向伝送路部からの第１のクロ
ック信号入力と前記後方向伝送路からの第２のクロック
信号入力との位相差を検出する検出手段と、この検出手
段によって検出された位相差を入力し該位相差に前記前
方向伝送路部の単位長当たりの信号遅延時間と前記後方
向伝送路の単位長当たりの信号遅延時間とに応じて定め
られた乗数を乗じて得られる値の分だけ前記第１のクロ
ック信号の位相から遅れた位相の内部クロック信号を発
生する内部クロック発生手段とを含む。
【００１４】また、本発明の他のクロック分配システム
は、前記前方向伝送路部の単位長当たりの信号遅延時間
と前記後方向伝送路の単位長当たりの信号遅延時間とが
互いに異なることを特徴とする。
は、前記前方向伝送路部の単位長当たりの信号遅延時間
と前記後方向伝送路の単位長当たりの信号遅延時間とが
互いに異なることを特徴とする。
【００１５】また、本発明の他のクロック分配システム
は、前記乗数は前記前方向伝送路部の単位長当たりの信
号遅延時間を前記前方向伝送路部の単位長当たりの信号
遅延時間と前記後方向伝送路の単位長当たりの信号遅延
時間との和で割って得られる値であることを特徴とす
る。
は、前記乗数は前記前方向伝送路部の単位長当たりの信
号遅延時間を前記前方向伝送路部の単位長当たりの信号
遅延時間と前記後方向伝送路の単位長当たりの信号遅延
時間との和で割って得られる値であることを特徴とす
る。
【００１６】
【発明の実施の形態】次に本発明の実施例について図面
を参照して詳細に説明する。
を参照して詳細に説明する。
【００１７】図１を参照すると、本発明の第一の実施例
におけるクロック分配システムは、クロック駆動回路１
−１と伝送路１−２と終端抵抗１−３と複数のＩＣ２、
３、・・・、Ｎとから構成される。このクロック駆動回
路１−１には基本クロック信号Ｋ0が入力され、出力に
は、ｂ点で折り曲げることによって互いに伝送方向が逆
となるような所定長Ｌ0分の隣接した平行部（ａ−ｂ点
間）を構成する１本の均一特性である伝送路１−２を接
続する。伝送路１−２の最遠端では信号の反射が生じな
いように終端抵抗１−３でインピーダンス整合させるこ
とが望ましい。この伝送路平行部（ａ−ｂ点間）に対し
て複数のＩＣ２、３、・・・、Ｎを接続する。前記ＩＣ
２、３、・・・、Ｎの一つをここではＩＣ２に代表して
示す。ＩＣ２には、前方向伝達クロック信号入力ＫFが
前方向伝送路部から入力される。また、ＩＣ２には、後
方向伝達クロック信号ＫBが後方向伝送路部から入力さ
れる。前方向伝送路部と後方向伝送路部の複数のＩＣ
２，３、・・・、Ｎとの接続点は、図１では見易くする
ため少し離れた位置として示されているが、伝送路平行
部（ａ−ｂ点間）における同一位置の点とする。また、
所定長Ｌ0は、接続するＩＣ２、３、・・・、Ｎの数に
応じて任意に決めることができる。
におけるクロック分配システムは、クロック駆動回路１
−１と伝送路１−２と終端抵抗１−３と複数のＩＣ２、
３、・・・、Ｎとから構成される。このクロック駆動回
路１−１には基本クロック信号Ｋ0が入力され、出力に
は、ｂ点で折り曲げることによって互いに伝送方向が逆
となるような所定長Ｌ0分の隣接した平行部（ａ−ｂ点
間）を構成する１本の均一特性である伝送路１−２を接
続する。伝送路１−２の最遠端では信号の反射が生じな
いように終端抵抗１−３でインピーダンス整合させるこ
とが望ましい。この伝送路平行部（ａ−ｂ点間）に対し
て複数のＩＣ２、３、・・・、Ｎを接続する。前記ＩＣ
２、３、・・・、Ｎの一つをここではＩＣ２に代表して
示す。ＩＣ２には、前方向伝達クロック信号入力ＫFが
前方向伝送路部から入力される。また、ＩＣ２には、後
方向伝達クロック信号ＫBが後方向伝送路部から入力さ
れる。前方向伝送路部と後方向伝送路部の複数のＩＣ
２，３、・・・、Ｎとの接続点は、図１では見易くする
ため少し離れた位置として示されているが、伝送路平行
部（ａ−ｂ点間）における同一位置の点とする。また、
所定長Ｌ0は、接続するＩＣ２、３、・・・、Ｎの数に
応じて任意に決めることができる。
【００１８】各ＩＣ２、３、・・・、Ｎは、ＩＣ２に代
表して示しているように内部クロック発生回路１００を
有する。内部クロック発生回路１００は、位相差検出回
路２−１と可変遅延回路２−２とから構成される。位相
差検出回路２−１には前述の伝送路平行部（ａ−ｂ点
間）からの伝達クロック信号ＫFおよびＫBがそれぞれ入
力され、その位相差を検出する。可変遅延回路２−２
は、位相差検出回路２−１で検出された位相差を基に、
ＩＣ制御のための内部クロックを発生する。
表して示しているように内部クロック発生回路１００を
有する。内部クロック発生回路１００は、位相差検出回
路２−１と可変遅延回路２−２とから構成される。位相
差検出回路２−１には前述の伝送路平行部（ａ−ｂ点
間）からの伝達クロック信号ＫFおよびＫBがそれぞれ入
力され、その位相差を検出する。可変遅延回路２−２
は、位相差検出回路２−１で検出された位相差を基に、
ＩＣ制御のための内部クロックを発生する。
【００１９】図２を参照すると、位相差検出回路２−１
は、位相差検出回路２−１−１と乗算回路２−１−２と
によって構成される。乗算回路２−１−２は入力ｔBを
１／２にする。また、可変遅延回路２−２は入力される
前方向伝達クロック信号ＫFをｔB/２だけ遅らせる。
は、位相差検出回路２−１−１と乗算回路２−１−２と
によって構成される。乗算回路２−１−２は入力ｔBを
１／２にする。また、可変遅延回路２−２は入力される
前方向伝達クロック信号ＫFをｔB/２だけ遅らせる。
【００２０】次に本発明の第一の実施例の動作を図面を
参照して詳細に説明する。
参照して詳細に説明する。
【００２１】図３を参照すると、伝送路１−２は均一な
特性を持っているので、前方向伝送路部での遅延量は、
点ａを基準として表すと直線Ａに示すとおり、直線的に
大きくなり、一方、後方向伝送路部での遅延量は、直線
Ａとは逆に、点ｂで折り返して直線Ｂに示すとおり直線
的に大きくなる。
特性を持っているので、前方向伝送路部での遅延量は、
点ａを基準として表すと直線Ａに示すとおり、直線的に
大きくなり、一方、後方向伝送路部での遅延量は、直線
Ａとは逆に、点ｂで折り返して直線Ｂに示すとおり直線
的に大きくなる。
【００２２】図１および図３を参照すると、ＩＣ２にお
いて、前方向伝達クロック信号ＫFの遅延量は直線Ａの
点ＫFに示すとおりｔFであり、後方向伝達クロック信号
ＫBの遅延量は直線Ｂでの点ＫBに示すとおり（ｔF+
ｔB）となるので、これら２つの伝達クロック信号のの
遅延差（位相差）ｔBをとって、これを１／２にすると
その中点ｎが求まる。伝送路１−２上を伝達するクロッ
ク信号は伝送路平行部（ａ−ｂ点間）の任意の点で一定
比の遅延を受ける。このため、この中点ｎの遅延量は、
伝送路平行部（ａ−ｂ点間）の任意の位置で一定であ
る。したがって、この中点ｎの遅延量φ＝ｔF+ｔB／２
を基準位相としてクロックをＩＣ側で再生することによ
り、全ＩＣで同一位相のクロックを得ることができる。
いて、前方向伝達クロック信号ＫFの遅延量は直線Ａの
点ＫFに示すとおりｔFであり、後方向伝達クロック信号
ＫBの遅延量は直線Ｂでの点ＫBに示すとおり（ｔF+
ｔB）となるので、これら２つの伝達クロック信号のの
遅延差（位相差）ｔBをとって、これを１／２にすると
その中点ｎが求まる。伝送路１−２上を伝達するクロッ
ク信号は伝送路平行部（ａ−ｂ点間）の任意の点で一定
比の遅延を受ける。このため、この中点ｎの遅延量は、
伝送路平行部（ａ−ｂ点間）の任意の位置で一定であ
る。したがって、この中点ｎの遅延量φ＝ｔF+ｔB／２
を基準位相としてクロックをＩＣ側で再生することによ
り、全ＩＣで同一位相のクロックを得ることができる。
【００２３】図４を参照すると、位相差検出回路２−１
内に加算回路２−１−３を設け、乗算回路２−１−２か
らの遅延量ｔB／２に一定のオフセット値ｔDを加えるこ
とによって基本クロックＫ0と所望の一定の位相差関係
のクロックＫIを得ることもできる。
内に加算回路２−１−３を設け、乗算回路２−１−２か
らの遅延量ｔB／２に一定のオフセット値ｔDを加えるこ
とによって基本クロックＫ0と所望の一定の位相差関係
のクロックＫIを得ることもできる。
【００２４】図５を参照すると、Ｋ0は基本クロック信
号の電圧波形を示し、ＫAは図１に示した伝送路１−２
上のａ点における前方向伝達クロック信号の電圧波形を
示し、ＫFおよびＫBは図１に示した複数個のＩＣ２、
３、・・・、ＮのうちのＩＣ２の入力端子における前方
向伝達クロック信号および後方向伝達クロック信号の電
圧波形のそれぞれを示し、ＫIはこのＩＣ２内で発生さ
れる内部クロック信号の電圧波形を示している。
号の電圧波形を示し、ＫAは図１に示した伝送路１−２
上のａ点における前方向伝達クロック信号の電圧波形を
示し、ＫFおよびＫBは図１に示した複数個のＩＣ２、
３、・・・、ＮのうちのＩＣ２の入力端子における前方
向伝達クロック信号および後方向伝達クロック信号の電
圧波形のそれぞれを示し、ＫIはこのＩＣ２内で発生さ
れる内部クロック信号の電圧波形を示している。
【００２５】図１、図４および図５を参照すると、基本
クロック信号Ｋ0を元にしてクロック駆動回路１−１お
よび伝送路１−２を経由して分配されるクロック信号
は、まず遅延時間ｔAで伝送路１−２上のａ点に伝達
し、その後遅延時間ｔFでＩＣ２に前方向伝達クロック
信号ＫFとして伝達し、さらに遅延時間ｔBで伝送路１−
２上のｂ点で折り返すことにより、ＩＣ２に後方向伝達
クロック信号ＫBとして伝達する。
クロック信号Ｋ0を元にしてクロック駆動回路１−１お
よび伝送路１−２を経由して分配されるクロック信号
は、まず遅延時間ｔAで伝送路１−２上のａ点に伝達
し、その後遅延時間ｔFでＩＣ２に前方向伝達クロック
信号ＫFとして伝達し、さらに遅延時間ｔBで伝送路１−
２上のｂ点で折り返すことにより、ＩＣ２に後方向伝達
クロック信号ＫBとして伝達する。
【００２６】ＩＣ２内では、位相差検出回路２−１によ
って前記前方向伝達クロック信号ＫFの伝達時刻と前記
後方向伝達クロック信号ＫFの伝達時刻の差、すなわち
前記遅延時間ｔBが検出され、可変遅延回路２−２によ
りこの遅延時間ｔBの１／２倍と一定のオフセット値ｔD
分だけ前方向伝達クロック信号ＫFを遅延させた内部ク
ロック信号ＫIが発生され、このＩＣの同期動作に利用
される。
って前記前方向伝達クロック信号ＫFの伝達時刻と前記
後方向伝達クロック信号ＫFの伝達時刻の差、すなわち
前記遅延時間ｔBが検出され、可変遅延回路２−２によ
りこの遅延時間ｔBの１／２倍と一定のオフセット値ｔD
分だけ前方向伝達クロック信号ＫFを遅延させた内部ク
ロック信号ＫIが発生され、このＩＣの同期動作に利用
される。
【００２７】すなわち、このＩＣは、基本クロック信号
Ｋ0を基準として、位相差 φ’＝ｔA＋ｔF＋ｔD＋ｔB／２ だけ遅れた内部クロック信号ＫIにより同期動作する。
Ｋ0を基準として、位相差 φ’＝ｔA＋ｔF＋ｔD＋ｔB／２ だけ遅れた内部クロック信号ＫIにより同期動作する。
【００２８】ここで、前述したように、φ＝ｔF＋ｔB／
２の値は、ＩＣ２が伝送路平行部（ａ−ｂ点間）上のど
の位置に接続していても、一定であるし、遅延時間ｔA
の値も伝送路が決定されると一定値に決まるものであ
る。
２の値は、ＩＣ２が伝送路平行部（ａ−ｂ点間）上のど
の位置に接続していても、一定であるし、遅延時間ｔA
の値も伝送路が決定されると一定値に決まるものであ
る。
【００２９】以上説明したように動作することにより、
各ＩＣ２、３、・・・、Ｎ内で発生される内部クロック
信号ＫIの各々は、全て、基本クロック信号Ｋ0に対して
一定の位相差φ’＝ｔA＋ｔF＋ｔD＋ｔB／２だけ遅れた
信号となるため、全てのＩＣ２、３、・・・、Ｎの同期
動作が可能になる。
各ＩＣ２、３、・・・、Ｎ内で発生される内部クロック
信号ＫIの各々は、全て、基本クロック信号Ｋ0に対して
一定の位相差φ’＝ｔA＋ｔF＋ｔD＋ｔB／２だけ遅れた
信号となるため、全てのＩＣ２、３、・・・、Ｎの同期
動作が可能になる。
【００３０】ただし、基本クロック信号Ｋ0が変化し始
めた最初の立ち上がりエッジに対しては、それ以前には
前述のとおりの位相差ｔBの検出が実施されていないた
め、前述の内部クロック信号ＫIの基本クロック信号Ｋ0
に対する一定の位相差φ’＝ｔA＋ｔF＋ｔD＋ｔB／２の
遅れは保証されない。
めた最初の立ち上がりエッジに対しては、それ以前には
前述のとおりの位相差ｔBの検出が実施されていないた
め、前述の内部クロック信号ＫIの基本クロック信号Ｋ0
に対する一定の位相差φ’＝ｔA＋ｔF＋ｔD＋ｔB／２の
遅れは保証されない。
【００３１】さらに、本発明のクロック分配方式の特徴
として、システムが稼働中には、常に、前述の位相差ｔ
Bの検出が実施され、前述の内部クロック信号ＫIの基本
クロック信号Ｋ0に対する一定の位相差を設定し直し続
けることもできるので、大規模の同期式デジタルデータ
処理システムにおける複数のクロック分配ＩＣの内の部
分的な温度変動といった、稼働中に生じる要因に起因す
るスキューも補償することもできる。
として、システムが稼働中には、常に、前述の位相差ｔ
Bの検出が実施され、前述の内部クロック信号ＫIの基本
クロック信号Ｋ0に対する一定の位相差を設定し直し続
けることもできるので、大規模の同期式デジタルデータ
処理システムにおける複数のクロック分配ＩＣの内の部
分的な温度変動といった、稼働中に生じる要因に起因す
るスキューも補償することもできる。
【００３２】次に、図２に示された内部クロック発生回
路１００の一例の動作を図面を参照して詳細に説明す
る。
路１００の一例の動作を図面を参照して詳細に説明す
る。
【００３３】図１および図２を参照すると、伝送路にお
ける点ａ、ｂとＩＣ２との間の距離をそれぞれＬa、Ｌb
として、伝送路の単位長当たりの遅延時間をτとする
と、位相差検出回路２−１−１の出力である位相差ｔB
は、 ｔB=２・τ・Ｌb となり、乗算回路２−１−２により１／２とされて、位
相差検出回路２−１の出力は、 ｔB／２＝τ・Ｌb となる。可変遅延回路２−２は、伝送路からの前方向伝
達クロック信号ＫFを入力として、前記位相差検出部２
−１の出力ｔB／２だけ遅延させて内部クロック信号ＫI
として出力する。
ける点ａ、ｂとＩＣ２との間の距離をそれぞれＬa、Ｌb
として、伝送路の単位長当たりの遅延時間をτとする
と、位相差検出回路２−１−１の出力である位相差ｔB
は、 ｔB=２・τ・Ｌb となり、乗算回路２−１−２により１／２とされて、位
相差検出回路２−１の出力は、 ｔB／２＝τ・Ｌb となる。可変遅延回路２−２は、伝送路からの前方向伝
達クロック信号ＫFを入力として、前記位相差検出部２
−１の出力ｔB／２だけ遅延させて内部クロック信号ＫI
として出力する。
【００３４】この内部クロック信号ＫIの位相φは、伝
送路１−２上の点ａを基準として、 φ＝ｔF＋ｔB／２ となる。ここで、ｔFは伝送路１−２上の点ａからＩＣ
２までの遅延時間であり、したがって ｔF＝τ・Ｌa また、 Ｌ0＝Ｌa＋Ｌb であり、結局φは、 φ＝τ・Ｌ0 となる。
送路１−２上の点ａを基準として、 φ＝ｔF＋ｔB／２ となる。ここで、ｔFは伝送路１−２上の点ａからＩＣ
２までの遅延時間であり、したがって ｔF＝τ・Ｌa また、 Ｌ0＝Ｌa＋Ｌb であり、結局φは、 φ＝τ・Ｌ0 となる。
【００３５】このＬ0は、伝送路が決定されると一定値
に決まるものであり、この式によれば、伝送路平行部
（ａ−ｂ点間）上のどの位置にＩＣ２を接続しても、常
に一定の位相の内部クロック信号ＫIが可変遅延回路２
−２から出力される。
に決まるものであり、この式によれば、伝送路平行部
（ａ−ｂ点間）上のどの位置にＩＣ２を接続しても、常
に一定の位相の内部クロック信号ＫIが可変遅延回路２
−２から出力される。
【００３６】このように、本発明の第一の実施例によれ
ば、クロック分配伝送路を、従来の１：ｎ（複数個）接
続クロック分配と同様に、簡潔な一筆書き状に引くこと
ができる。すなわち、それに沿ったクロック分配を受け
る各ＩＣ（プロセッサ等）の配置設計の自由度が高く、
簡潔にできる。また、システム稼働中には、常に位相差
ｔBを検出し、内部クロック信号ＫIの基本クロック信号
Ｋ0に対する一定の位相差を設定し直し続けることもで
きるため、複数のＩＣの内の部分的な温度変動といっ
た、稼働中に生じる要因に起因するスキューも補償する
ことができる。
ば、クロック分配伝送路を、従来の１：ｎ（複数個）接
続クロック分配と同様に、簡潔な一筆書き状に引くこと
ができる。すなわち、それに沿ったクロック分配を受け
る各ＩＣ（プロセッサ等）の配置設計の自由度が高く、
簡潔にできる。また、システム稼働中には、常に位相差
ｔBを検出し、内部クロック信号ＫIの基本クロック信号
Ｋ0に対する一定の位相差を設定し直し続けることもで
きるため、複数のＩＣの内の部分的な温度変動といっ
た、稼働中に生じる要因に起因するスキューも補償する
ことができる。
【００３７】次に本発明の第二の実施例について図面を
参照して詳細に説明する。
参照して詳細に説明する。
【００３８】上記第一の実施例では、伝送路１−２が均
一な特性で等長な平行部を構成することを条件にして説
明したが、本実施例では、伝送路１−２上の位置による
遅延時間が既知の関数である場合、その関数を利用して
乗算回路２−１−２の乗数Ｘを定める。
一な特性で等長な平行部を構成することを条件にして説
明したが、本実施例では、伝送路１−２上の位置による
遅延時間が既知の関数である場合、その関数を利用して
乗算回路２−１−２の乗数Ｘを定める。
【００３９】図６を参照すると、本実施例では、伝送路
１−２が配線基板１０において、前方向伝送路部１−２
−Ｆと後方向伝送路部１−２−Ｂとで構成される。前方
向伝送路部１−２−Ｆは誘電率ε1の絶縁体層１１上に
形成され、後方向伝送路部１−２−Ｂは誘電率ε2の絶
縁体層１２上に形成される。絶縁体の誘電率が異なる層
に含まれる配線は互いに単位長当たりの信号遅延時間が
異なる。単位長当たりの遅延量が前方向伝送路部で
τF、後方向伝送路部でτBであるとする。
１−２が配線基板１０において、前方向伝送路部１−２
−Ｆと後方向伝送路部１−２−Ｂとで構成される。前方
向伝送路部１−２−Ｆは誘電率ε1の絶縁体層１１上に
形成され、後方向伝送路部１−２−Ｂは誘電率ε2の絶
縁体層１２上に形成される。絶縁体の誘電率が異なる層
に含まれる配線は互いに単位長当たりの信号遅延時間が
異なる。単位長当たりの遅延量が前方向伝送路部で
τF、後方向伝送路部でτBであるとする。
【００４０】まず、乗算回路２−１−２の乗数をＸとし
て、 ｔF＝τF・Ｌa ｔB＝（τF＋τB）・Ｌb φ＝ｔF＋ｔB・Ｘ＝τF・Ｌa＋（τF＋τB）・Ｌb・Ｘ ここで、乗算回路２−１−２の乗数Ｘを Ｘ＝τF／（τF＋τB） と定めれば、 Ｌ0=Ｌa+Ｌb であることから、結局φは、 φ＝τF・Ｌ0 となり、ＩＣ２の接続位置によらず、常に一定の位相の
内部クロック信号ＫIが可変遅延回路２−２から出力さ
れる。
て、 ｔF＝τF・Ｌa ｔB＝（τF＋τB）・Ｌb φ＝ｔF＋ｔB・Ｘ＝τF・Ｌa＋（τF＋τB）・Ｌb・Ｘ ここで、乗算回路２−１−２の乗数Ｘを Ｘ＝τF／（τF＋τB） と定めれば、 Ｌ0=Ｌa+Ｌb であることから、結局φは、 φ＝τF・Ｌ0 となり、ＩＣ２の接続位置によらず、常に一定の位相の
内部クロック信号ＫIが可変遅延回路２−２から出力さ
れる。
【００４１】このように、第二の実施例では伝送路１−
２上の位置による遅延時間の関数を利用して乗算回路２
−１−２の乗数を定めるようにしたため、前方向伝送路
部と後方向伝送路部とで単位長当たりの遅延量が異なる
場合においてもＩＣを同期して動作させることができ
る。
２上の位置による遅延時間の関数を利用して乗算回路２
−１−２の乗数を定めるようにしたため、前方向伝送路
部と後方向伝送路部とで単位長当たりの遅延量が異なる
場合においてもＩＣを同期して動作させることができ
る。
【００４２】次に本発明の第三の実施例について図面を
参照して詳細に説明する。
参照して詳細に説明する。
【００４３】上述の第一の実施例では、伝送路１−２の
隣接した平行部（ａ−ｂ点間）は、説明の便宜上、複数
のＩＣ２、３、・・・、Ｎを接続しやすくすることを目
的とした配置構成の一例であるが、各ＩＣ２、３、・・
・、Ｎの接続点間に互いに伝送方向が逆となるような特
性的に等長とみなせる伝送路部分が構成されるのであれ
ば、平行にせずに、複数のＩＣ２、３、・・・、Ｎを伝
送路に接続しやすい任意の配置構成に変更することがで
きる。
隣接した平行部（ａ−ｂ点間）は、説明の便宜上、複数
のＩＣ２、３、・・・、Ｎを接続しやすくすることを目
的とした配置構成の一例であるが、各ＩＣ２、３、・・
・、Ｎの接続点間に互いに伝送方向が逆となるような特
性的に等長とみなせる伝送路部分が構成されるのであれ
ば、平行にせずに、複数のＩＣ２、３、・・・、Ｎを伝
送路に接続しやすい任意の配置構成に変更することがで
きる。
【００４４】本第三の実施例では、任意のＩＣとこのＩ
ＣととなりあうＩＣとの間の前方向伝送路部と後方向伝
送路部との信号遅延時間が互いに等しい場合の例であ
る。
ＣととなりあうＩＣとの間の前方向伝送路部と後方向伝
送路部との信号遅延時間が互いに等しい場合の例であ
る。
【００４５】図７を参照すると、任意のｋ（ｋは整数）
番目のＩＣｋは、前方向ケーブル１−２−ｋａおよび後
方向ケーブル１−２−ｋｂによってとなりあう（ｋ＋
１）番目のＩＣ（ｋ＋１）と接続されている。
番目のＩＣｋは、前方向ケーブル１−２−ｋａおよび後
方向ケーブル１−２−ｋｂによってとなりあう（ｋ＋
１）番目のＩＣ（ｋ＋１）と接続されている。
【００４６】前方向ケーブル１−２−ｋａと後方向ケー
ブル１−２−ｋｂとは信号伝達遅延時間が互いに等しい
ｔkのもので構成される。このとき、ＩＣｋについて、 ｔF（ｋ）＝ｔk＋・・・＋ｔN ｔB（ｋ）＝２（ｔk-1＋・・・＋ｔ2）＋ｔ1 φ（ｋ）＝ｔF（ｋ）＋ｔB（ｋ）／２ ＝ｔN＋・・・＋ｔ2＋ｔ1／２ となり、ｋによらず常に一定の値となり、したがって常
に一定の位相の内部クロック信号ＫIが出力される。
ブル１−２−ｋｂとは信号伝達遅延時間が互いに等しい
ｔkのもので構成される。このとき、ＩＣｋについて、 ｔF（ｋ）＝ｔk＋・・・＋ｔN ｔB（ｋ）＝２（ｔk-1＋・・・＋ｔ2）＋ｔ1 φ（ｋ）＝ｔF（ｋ）＋ｔB（ｋ）／２ ＝ｔN＋・・・＋ｔ2＋ｔ1／２ となり、ｋによらず常に一定の値となり、したがって常
に一定の位相の内部クロック信号ＫIが出力される。
【００４７】このように、第三の実施例では、任意のｋ
（ｋは整数）番目のＩＣｋとこれととなりあうＩＣ（ｋ
＋１）との間の前方向ケーブル１−２−ｋａと後方向ケ
ーブル１−２−ｋｂとを互いに信号伝達遅延時間が等し
いｔkのもので構成したため、伝送路が前方向伝送路部
と後方向伝送路部とで平行でない場合であっても、ま
た、前方向伝送路部と後方向伝送路部とが等長でない場
合であってもＩＣを同期して動作させることができる。
（ｋは整数）番目のＩＣｋとこれととなりあうＩＣ（ｋ
＋１）との間の前方向ケーブル１−２−ｋａと後方向ケ
ーブル１−２−ｋｂとを互いに信号伝達遅延時間が等し
いｔkのもので構成したため、伝送路が前方向伝送路部
と後方向伝送路部とで平行でない場合であっても、ま
た、前方向伝送路部と後方向伝送路部とが等長でない場
合であってもＩＣを同期して動作させることができる。
【００４８】尚、以上では、本発明の特定の説明上好ま
しい実施例を参照して説明してきたが、本発明の真の範
囲および考え方から逸脱することなく、構成、配置およ
び使用において様々な修正が可能であることが理解され
よう。具体的な構成に関して例を述べれば、前述の位相
差ｔBの検出は、上述の実施例では基本クロック信号Ｋ0
の立ち上がりに対応する伝達クロック信号ＫFおよびＫB
のエッジを利用して実施するが、基本クロック信号Ｋ0
の立ち下がりに対応する伝達クロック信号ＫFおよびＫB
のエッジを利用して実施したり、もしくは両方で実施す
る構成とすることもできる。また、上述の実施例ではシ
ステムが稼働中には、常に、前述の位相差ｔBの検出を
実施するが、たとえばシステムの稼働開始直後のような
特定の時期にだけ実施する構成としてもよい。さらに、
ここに示された発明はまた、クロック信号以外の他のタ
イプの信号間に生じた遅延差やスキューを制御あるいは
デスキューするために使用可能であるし、ＩＣ以外の他
のタイプおよび規模のたとえば、筐体、ケージあるいは
ボードに実装された回路群、もしくは、集積回路チップ
内の構成要素たる回路群などの間での信号遅延差やスキ
ューを制御あるいはデスキューするためにも使用可能で
ある。
しい実施例を参照して説明してきたが、本発明の真の範
囲および考え方から逸脱することなく、構成、配置およ
び使用において様々な修正が可能であることが理解され
よう。具体的な構成に関して例を述べれば、前述の位相
差ｔBの検出は、上述の実施例では基本クロック信号Ｋ0
の立ち上がりに対応する伝達クロック信号ＫFおよびＫB
のエッジを利用して実施するが、基本クロック信号Ｋ0
の立ち下がりに対応する伝達クロック信号ＫFおよびＫB
のエッジを利用して実施したり、もしくは両方で実施す
る構成とすることもできる。また、上述の実施例ではシ
ステムが稼働中には、常に、前述の位相差ｔBの検出を
実施するが、たとえばシステムの稼働開始直後のような
特定の時期にだけ実施する構成としてもよい。さらに、
ここに示された発明はまた、クロック信号以外の他のタ
イプの信号間に生じた遅延差やスキューを制御あるいは
デスキューするために使用可能であるし、ＩＣ以外の他
のタイプおよび規模のたとえば、筐体、ケージあるいは
ボードに実装された回路群、もしくは、集積回路チップ
内の構成要素たる回路群などの間での信号遅延差やスキ
ューを制御あるいはデスキューするためにも使用可能で
ある。
【００４９】したがって、本発明は、添付された請求の
範囲の範囲内にある、考えられうる全ての修正および変
更を包含するものと考えられるべきである。
範囲の範囲内にある、考えられうる全ての修正および変
更を包含するものと考えられるべきである。
【００５０】
【発明の効果】以上の説明で明らかなように、本発明に
よると、クロック分配を受けるＩＣ等のような回路群の
数によらず各ＩＣ等のような回路群でのクロックの位相
を同期したものとすることができること、および、複数
個のＩＣ等のような回路群に対する複数個のクロック分
配経路を１：ｎ接続に簡素化した比較的に小さなハード
ウェア量のクロック分配回路であることにより、大規模
の同期式デジタルデータ処理システムにおいてもクロッ
ク・スキューの極めて小さいクロック分配方式を提供す
ることができる。
よると、クロック分配を受けるＩＣ等のような回路群の
数によらず各ＩＣ等のような回路群でのクロックの位相
を同期したものとすることができること、および、複数
個のＩＣ等のような回路群に対する複数個のクロック分
配経路を１：ｎ接続に簡素化した比較的に小さなハード
ウェア量のクロック分配回路であることにより、大規模
の同期式デジタルデータ処理システムにおいてもクロッ
ク・スキューの極めて小さいクロック分配方式を提供す
ることができる。
【００５１】また、本発明よれば、複数個のＩＣ等のよ
うな回路群に内蔵する内部クロック発生回路が同一のも
のであることにより量産効果が期待できる。
うな回路群に内蔵する内部クロック発生回路が同一のも
のであることにより量産効果が期待できる。
【００５２】また、本発明によれば、複数個のＩＣ等の
ような回路群に対するクロック分配経路を一本の折り返
し伝送路を用いて１：ｎに順次接続するだけの簡単な構
成であるため、クロック分配を受けるＩＣ等のような回
路群の増設に簡単に対応できる。さらに、クロック分配
を受ける複数個のＩＣ等のような回路群の配置設計が容
易であり、自由度を高くできる。
ような回路群に対するクロック分配経路を一本の折り返
し伝送路を用いて１：ｎに順次接続するだけの簡単な構
成であるため、クロック分配を受けるＩＣ等のような回
路群の増設に簡単に対応できる。さらに、クロック分配
を受ける複数個のＩＣ等のような回路群の配置設計が容
易であり、自由度を高くできる。
【００５３】また、本発明によれば、伝送路上の位置に
よる遅延時間の関数を利用して乗算回路の乗数を定める
ようにしたため、前方向伝送路部と後方向伝送路部とで
単位長当たりの遅延量が異なる場合においてもＩＣを同
期して動作させることができる。
よる遅延時間の関数を利用して乗算回路の乗数を定める
ようにしたため、前方向伝送路部と後方向伝送路部とで
単位長当たりの遅延量が異なる場合においてもＩＣを同
期して動作させることができる。
【００５４】また、本発明によれば、システム稼働中に
常に前方向伝達クロック信号と後方伝達クロック信号と
の位相差を検出し、内部クロック信号の基本クロック信
号に対する一定の位相差を設定し直し続けることもでき
るため、複数のＩＣの内の部分的な温度変動といった、
稼働中に生じる要因に起因するスキューも補償すること
ができる。
常に前方向伝達クロック信号と後方伝達クロック信号と
の位相差を検出し、内部クロック信号の基本クロック信
号に対する一定の位相差を設定し直し続けることもでき
るため、複数のＩＣの内の部分的な温度変動といった、
稼働中に生じる要因に起因するスキューも補償すること
ができる。
【００５５】また、本発明によれば、任意のＩＣとこれ
ととなりあうＩＣとの間の前方向伝送路部と後方向伝送
路部とを互いに信号伝達遅延時間が等しいもので構成し
たため、伝送路が前方向伝送路部と後方向伝送路部とで
平行でない場合であっても、また、前方向伝送路部と後
方向伝送路部とが等長でない場合であってもＩＣを同期
して動作させることができる。
ととなりあうＩＣとの間の前方向伝送路部と後方向伝送
路部とを互いに信号伝達遅延時間が等しいもので構成し
たため、伝送路が前方向伝送路部と後方向伝送路部とで
平行でない場合であっても、また、前方向伝送路部と後
方向伝送路部とが等長でない場合であってもＩＣを同期
して動作させることができる。
【図１】本発明の第一の実施例におけるクロック分配シ
ステムを示す図である。
ステムを示す図である。
【図２】本発明の第一の実施例における内部クロック発
生回路の一例を示すブロック図である。
生回路の一例を示すブロック図である。
【図３】本発明の第一の実施例の動作原理図である。
【図４】本発明の第一の実施例における内部クロック発
生回路の一例を示すブロック図である。
生回路の一例を示すブロック図である。
【図５】本発明の第一の実施例の動作を説明するための
タイミング図である
タイミング図である
【図６】本発明の第二の実施例を示す図である。
【図７】本発明の第三の実施例を示す図である。
１−１ クロック駆動回路 １−２ 伝送路 １−３ 終端抵抗 ２、３、・・・、Ｎ ＩＣ １００ 内部クロック発生回路 ２−１ 位相差検出回路 ２−１−１ 位相差検出回路 ２−１−２ 乗算回路 ２−１−３ 加算回路 ２−２ 可変遅延回路 １０ 配線基板 ａ、ｂ 伝送路平行部の両端の点 Ｌ0 伝送路平行部の所定長 Ｋ0 基本クロック信号 ＫA ａ点における前方向伝達クロック信号 ＫF 前方向伝達クロック信号 ＫB 後方向伝達クロック信号 ＫI 内部クロック信号 ｔA ａ点における前方向伝達クロック遅延時間 ｔF 前方向伝達クロック遅延時間（ａ点を基準） ｔB 前後方向伝達クロック遅延時間差（位相差） ｔD 一定のオフセット時間（位相差） φ 内部クロックの位相
Claims (5)
- 【請求項１】 複数の回路群と、 この複数の回路群を同期して動作させるためのクロック
供給源と、 このクロック供給源から前記複数の回路群に供給される
クロック信号を伝送し、互いに伝送方向が逆となるよう
に折り返された前方向伝送路部と後方向伝送路部とから
なり、前記複数の回路群のうち隣接する２つの回路群を
結ぶ少なくとも１つの区間の前記前方向伝送路部および
前記後方向伝送路部のそれぞれの部分は遅延時間を決定
する特性が異なっており信号遅延時間が同一にされてい
るものである伝送路と、 前記複数の回路群の各々に設けられ、前記前方向伝送路
部からの第１のクロック信号入力と前記後方向伝送路か
らの第２のクロック信号入力との位相差を検出する検出
手段と、 前記複数の回路群の各々に設けられ、前記検出手段によ
って検出された位相差を入力し該位相差に所定の乗数を
乗じて得られる値の分だけ前記第１のクロック信号の位
相から遅れた位相の内部クロック信号を発生する内部ク
ロック発生手段とを含むことを特徴とするクロック分配
システム。 - 【請求項２】 複数の回路群と、 この複数の回路群を同期して動作させるためのクロック
供給源と、 このクロック供給源から前記複数の回路群に供給される
クロック信号を伝送し、互いに伝送方向が逆となるよう
に折り返された前方向伝送路部と後方向伝送路部とから
なり、前記複数の回路群のうち隣接する２つの回路群を
結ぶ少なくとも１つの区間の前記前方向伝送路部および
前記後方向伝送路部のそれぞれの部分は互いに平行でな
く信号遅延時間が同一にされているものである伝送路
と、 前記複数の回路群の各々に設けられ、前記前方向伝送路
部からの第１のクロック信号入力と前記後方向伝送路か
らの第２のクロック信号入力との位相差を検出する検出
手段と、 前記複数の回路群の各々に設けられ、前記検出手段によ
って検出された位相差を入力し該位相差に所定の乗数を
乗じて得られる値の分だけ前記第１のクロック信号の位
相から遅れた位相の内部クロック信号を発生する内部ク
ロック発生手段とを含むことを特徴とするクロック分配
システム。 - 【請求項３】 複数の回路群と、この複数の回路群を同
期して動作させるためのクロック供給源と、このクロッ
ク供給源から前記複数の回路群にクロック信号を供給す
るための伝送路とを備えたクロック分配システムにおい
て、 前記伝送路は、互いに伝送方向が逆となるように折り返
されて、前方向伝送路部と後方向伝送路部とを構成し、 前記複数の回路群は、 前記前方向伝送路部からの第１のクロック信号入力と前
記後方向伝送路からの第２のクロック信号入力との位相
差を検出する検出手段と、 この検出手段によって検出された位相差を入力し該位相
差に前記前方向伝送路部の単位長当たりの信号遅延時間
と前記後方向伝送路の単位長当たりの信号遅延時間とに
応じて定められた乗数を乗じて得られる値の分だけ前記
第１のクロック信号の位相から遅れた位相の内部クロッ
ク信号を発生する内部クロック発生手段 とを含むことを
特徴とするクロック分配システム。 - 【請求項４】 前記前方向伝送路部の単位長当たりの信
号遅延時間と前記後方向伝送路の単位長当たりの信号遅
延時間とが互いに異なることを特徴とする請求項３記載
のクロック分配システム。 - 【請求項５】 前記乗数は前記前方向伝送路部の単位長
当たりの信号遅延時間を前記前方向伝送路部の単位長当
たりの信号遅延時間と前記後方向伝送路の単位長当たり
の信号遅延時間との和で割って得られる値であることを
特徴とする請求項３記載のクロック分配システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7292574A JP2820086B2 (ja) | 1995-11-10 | 1995-11-10 | クロック分配システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7292574A JP2820086B2 (ja) | 1995-11-10 | 1995-11-10 | クロック分配システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09134226A JPH09134226A (ja) | 1997-05-20 |
| JP2820086B2 true JP2820086B2 (ja) | 1998-11-05 |
Family
ID=17783543
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7292574A Expired - Fee Related JP2820086B2 (ja) | 1995-11-10 | 1995-11-10 | クロック分配システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2820086B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3085258B2 (ja) * | 1997-09-10 | 2000-09-04 | 日本電気株式会社 | クロック信号分配回路 |
| US6191632B1 (en) | 1998-07-24 | 2001-02-20 | Matsushita Electric Industrial Co., Ltd. | Clock generation circuit and semiconductor integrated circuit |
| US6647506B1 (en) * | 1999-11-30 | 2003-11-11 | Integrated Memory Logic, Inc. | Universal synchronization clock signal derived using single forward and reverse direction clock signals even when phase delay between both signals is greater than one cycle |
| JP3498069B2 (ja) | 2000-04-27 | 2004-02-16 | Ｎｅｃエレクトロニクス株式会社 | クロック制御回路および方法 |
| JP4741226B2 (ja) * | 2003-12-25 | 2011-08-03 | 株式会社日立製作所 | 半導体メモリモジュール、およびメモリシステム |
| JP5277700B2 (ja) * | 2008-04-14 | 2013-08-28 | 日本電気株式会社 | クロック分配回路、半導体集積回路、およびクロック分配方法 |
| FR2968787A1 (fr) * | 2010-12-13 | 2012-06-15 | Commissariat Energie Atomique | Dispositif et procede de compensation de delai de propagation d'un signal |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0512223A (ja) * | 1991-07-05 | 1993-01-22 | Fujitsu Ltd | 並列計算機のクロツク系 |
-
1995
- 1995-11-10 JP JP7292574A patent/JP2820086B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09134226A (ja) | 1997-05-20 |
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