JPH09134226A - クロック分配システム - Google Patents
クロック分配システムInfo
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- JPH09134226A JPH09134226A JP7292574A JP29257495A JPH09134226A JP H09134226 A JPH09134226 A JP H09134226A JP 7292574 A JP7292574 A JP 7292574A JP 29257495 A JP29257495 A JP 29257495A JP H09134226 A JPH09134226 A JP H09134226A
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- clock
- clock signal
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Abstract
(57)【要約】
【目的】 大規模な同期式デジタルデータ処理システム
のクロック分配方式に関し、多数のICに対し、同一位
相のクロックをきわめて簡単な手段により発生可能とす
る。 【構成】 複数のICを同期して動作させるためのクロ
ック供給源から複数のICにクロック信号を供給するた
めの伝送路を互いに伝送方向が逆となるように途中で折
り返して前方向伝送路部と後方向伝送路部を構成し、各
ICは、前方向伝送路部からの第1のクロック信号入力
と後方向伝送路からの第2のクロック信号入力との位相
差を検出し、この位相差より内部クロック信号を発生さ
せる。
のクロック分配方式に関し、多数のICに対し、同一位
相のクロックをきわめて簡単な手段により発生可能とす
る。 【構成】 複数のICを同期して動作させるためのクロ
ック供給源から複数のICにクロック信号を供給するた
めの伝送路を互いに伝送方向が逆となるように途中で折
り返して前方向伝送路部と後方向伝送路部を構成し、各
ICは、前方向伝送路部からの第1のクロック信号入力
と後方向伝送路からの第2のクロック信号入力との位相
差を検出し、この位相差より内部クロック信号を発生さ
せる。
Description
【発明の属する技術分野】本発明は、クロック分配シス
テムに関し、特に同期式デジタルデータ処理システムに
おけるクロック分配システムに関する。
テムに関し、特に同期式デジタルデータ処理システムに
おけるクロック分配システムに関する。
【0001】
【従来の技術】従来、同期式データ処理システムにおけ
る伝搬時間の変動によって引き起こされる特別な問題
は、クロック分配システムの設計に関連して生じてい
た。たとえば、伝搬時間の変動は、システムの異なる部
分に与えられたクロックに重大なスキューを引き起こし
得る。このスキューがタイミングの問題を引き起こすの
を防ぐために、従来の解決策は最小のシステムサイクル
タイムに最大のスキューを与えることによって、すべて
のデータ信号がその伝達先のたとえば、フリップフロッ
プのような記憶手段にクロックが到達する前に到達する
ことを保証する。コンピュータまたはデジタル回路を用
いて設計された他のシステム等の高性能のシステムにお
いては、このサイクルタイムの増加はシステム速度に大
変有害な影響を及ぼし得る。データ処理システムにおけ
るスキューの第1の原因は、製造工程におけるばらつき
のために集積回路チップ(以降ICと記す)毎に生じる
伝搬時間の差異に起因する。クロック分配回路の場合に
は、IC毎の伝搬時間の差異はシステム全体に分配され
たクロックにスキューを生み出すであろうから、特に問
題である。このスキュー問題の1つの解決策としては、
IC製造工程を改良することにより、より均一なICを
製造し、その結果IC毎のばらつきがより小さくなると
いうものがある。しかしながら、必要なコストが増加す
るためこの解決策は経済的に非実用的である。データ処
理システムにおけるスキューの第2の原因は、IC間を
接続するクロック分配経路の不均一性によって生じる伝
搬時間の差異に起因する。ICを多数使用する大規模な
同期式デジタルデータ処理システムにおけるクロック分
配回路の場合には、システム全体のクロック分配経路が
多数になるであろうから、特に問題である。以上のスキ
ュー問題の第一の解決策としては、各ICに対するクロ
ック分配経路を1:1接続にすることを基本として、ツ
リー状に階層化された構成のクロック分配回路を用い、
その結果としてより均一なクロック分配経路に設計する
というものがある。
る伝搬時間の変動によって引き起こされる特別な問題
は、クロック分配システムの設計に関連して生じてい
た。たとえば、伝搬時間の変動は、システムの異なる部
分に与えられたクロックに重大なスキューを引き起こし
得る。このスキューがタイミングの問題を引き起こすの
を防ぐために、従来の解決策は最小のシステムサイクル
タイムに最大のスキューを与えることによって、すべて
のデータ信号がその伝達先のたとえば、フリップフロッ
プのような記憶手段にクロックが到達する前に到達する
ことを保証する。コンピュータまたはデジタル回路を用
いて設計された他のシステム等の高性能のシステムにお
いては、このサイクルタイムの増加はシステム速度に大
変有害な影響を及ぼし得る。データ処理システムにおけ
るスキューの第1の原因は、製造工程におけるばらつき
のために集積回路チップ(以降ICと記す)毎に生じる
伝搬時間の差異に起因する。クロック分配回路の場合に
は、IC毎の伝搬時間の差異はシステム全体に分配され
たクロックにスキューを生み出すであろうから、特に問
題である。このスキュー問題の1つの解決策としては、
IC製造工程を改良することにより、より均一なICを
製造し、その結果IC毎のばらつきがより小さくなると
いうものがある。しかしながら、必要なコストが増加す
るためこの解決策は経済的に非実用的である。データ処
理システムにおけるスキューの第2の原因は、IC間を
接続するクロック分配経路の不均一性によって生じる伝
搬時間の差異に起因する。ICを多数使用する大規模な
同期式デジタルデータ処理システムにおけるクロック分
配回路の場合には、システム全体のクロック分配経路が
多数になるであろうから、特に問題である。以上のスキ
ュー問題の第一の解決策としては、各ICに対するクロ
ック分配経路を1:1接続にすることを基本として、ツ
リー状に階層化された構成のクロック分配回路を用い、
その結果としてより均一なクロック分配経路に設計する
というものがある。
【0002】しかし、この第一の解決策ではそのハード
ウェア量は極めて大きくなり、必要なコストが増加する
ため、経済的に非実用的である。さらにハードウェア量
の増加はその特性ばらつきによるスキューの増加をも招
くことにもなり、あまり効果的ではない。さらに、最終
的な分配先の数の変更が容易でないという課題をも有す
る。ここで、複数個のクロック分配経路を1:n接続と
すればハードウェア量を小さく抑えられるが、接続順序
による信号の伝搬遅延時間差や各負荷IC端子間での伝
搬信号波の多重反射によるノイズの影響によりスキュー
が大きくなる。これらのスキューを最小化するために用
いられる第2の解決策は、たとえば1944年5月8日
に発行された、エス・エイ・タグー(S.A.Tagu
e)その他の発明者による米国特許第4,447,870
号「データ処理システムにおいて基本クロックタイミン
グをセットするための装置」に開示されたように、クロ
ック分配システムの手動調整を提供するというものであ
る。
ウェア量は極めて大きくなり、必要なコストが増加する
ため、経済的に非実用的である。さらにハードウェア量
の増加はその特性ばらつきによるスキューの増加をも招
くことにもなり、あまり効果的ではない。さらに、最終
的な分配先の数の変更が容易でないという課題をも有す
る。ここで、複数個のクロック分配経路を1:n接続と
すればハードウェア量を小さく抑えられるが、接続順序
による信号の伝搬遅延時間差や各負荷IC端子間での伝
搬信号波の多重反射によるノイズの影響によりスキュー
が大きくなる。これらのスキューを最小化するために用
いられる第2の解決策は、たとえば1944年5月8日
に発行された、エス・エイ・タグー(S.A.Tagu
e)その他の発明者による米国特許第4,447,870
号「データ処理システムにおいて基本クロックタイミン
グをセットするための装置」に開示されたように、クロ
ック分配システムの手動調整を提供するというものであ
る。
【0003】この解決策は、手動あるいはオペレータ制
御の調整を提供せねばならない不都合の他に、必要とさ
れる労力および,または装備が増加するために不経済で
ある。さらに、そのような初期のスキュー調整では、温
度変動といった稼働中に生じる要因に起因するスキュー
を補償することはできない。
御の調整を提供せねばならない不都合の他に、必要とさ
れる労力および,または装備が増加するために不経済で
ある。さらに、そのような初期のスキュー調整では、温
度変動といった稼働中に生じる要因に起因するスキュー
を補償することはできない。
【0004】特に大規模なシステムの場合、分岐回路で
の調整により遅延量の管理を行うことも考えられるが、
きわめて多数の分岐回路に対してそれぞれ調整によって
管理することは非現実的である。このような点に鑑みて
なされた第3の解決策が、特開平4−205326号公
報に開示されている。
の調整により遅延量の管理を行うことも考えられるが、
きわめて多数の分岐回路に対してそれぞれ調整によって
管理することは非現実的である。このような点に鑑みて
なされた第3の解決策が、特開平4−205326号公
報に開示されている。
【0005】この解決策では、クロック分配伝送路をル
ープ状に引き、それに沿ってクロック分配を受ける各プ
ロセッサを配置させている。しかし、2本の伝送路を対
称に折曲げ、これに各プロセッサを配置させる必要があ
るため、プロセッサ等のような各回路群の配置設計の自
由度が低下するという不都合がある。
ープ状に引き、それに沿ってクロック分配を受ける各プ
ロセッサを配置させている。しかし、2本の伝送路を対
称に折曲げ、これに各プロセッサを配置させる必要があ
るため、プロセッサ等のような各回路群の配置設計の自
由度が低下するという不都合がある。
【0006】
【発明が解決しようとする課題】上述の従来技術では、
クロック分配のために必須となるクロック分岐回路が、
クロック分配を受けるIC等のような回路群の数に応じ
た独立した回路ブロック構成であることから、大規模の
同期式デジタルデータ処理システムでは、クロック分配
回路のハードウェア構成が大きくなってしまうという問
題がある。
クロック分配のために必須となるクロック分岐回路が、
クロック分配を受けるIC等のような回路群の数に応じ
た独立した回路ブロック構成であることから、大規模の
同期式デジタルデータ処理システムでは、クロック分配
回路のハードウェア構成が大きくなってしまうという問
題がある。
【0007】また、クロック分配を受けるIC等のよう
な回路群の数が多くなるとクロック分配回路の分岐の段
階も多くなるため、その特性ばらつきによるスキューの
増加をも招くことになる。このように、IC等のような
各回路群に供給されるクロックの位相誤差が大きくなっ
てくるため、大規模の同期式デジタルデータ処理システ
ムでは、効果的にクロックスキューを削減できないとい
う問題がある。
な回路群の数が多くなるとクロック分配回路の分岐の段
階も多くなるため、その特性ばらつきによるスキューの
増加をも招くことになる。このように、IC等のような
各回路群に供給されるクロックの位相誤差が大きくなっ
てくるため、大規模の同期式デジタルデータ処理システ
ムでは、効果的にクロックスキューを削減できないとい
う問題がある。
【0008】また、初期のスキュー調整だけでは、温度
変動といった稼働中に生じる要因に起因するスキューを
補償することはできないため、恒久的にスキューを補償
する精度が低いという問題がある。
変動といった稼働中に生じる要因に起因するスキューを
補償することはできないため、恒久的にスキューを補償
する精度が低いという問題がある。
【0009】また、クロック分配伝送路をループ状に引
いた場合、それに沿ってクロック分配を受けるIC等の
ような回路群を配置する必要があるため、配置設計の自
由度が低下するという問題がある。
いた場合、それに沿ってクロック分配を受けるIC等の
ような回路群を配置する必要があるため、配置設計の自
由度が低下するという問題がある。
【0010】本発明の目的は、従来よりも簡単な構成
で、多数のIC等のような回路群に対して、より少ない
スキューでクロックを供給することができ、しかも、ク
ロック分配を受けるIC等のような回路群の数の変更に
も容易に応ずることができるような自由度の高い、特に
大規模で高性能な同期式デジタルデータ処理システムに
適したクロック分配方式を提供することを目的とする。
で、多数のIC等のような回路群に対して、より少ない
スキューでクロックを供給することができ、しかも、ク
ロック分配を受けるIC等のような回路群の数の変更に
も容易に応ずることができるような自由度の高い、特に
大規模で高性能な同期式デジタルデータ処理システムに
適したクロック分配方式を提供することを目的とする。
【0011】
【課題を解決するための手段】上記課題を解決するため
に本発明のクロック分配システムは、複数の回路群と、
この複数の回路群を同期して動作させるためのクロック
供給源と、このクロック供給源から前記複数の回路群に
クロック信号を供給するための伝送路とから構成される
クロック分配システムであって、前記伝送路は、互いに
伝送方向が逆となるように折り返されて、前方向伝送路
部と後方向伝送路部とを構成し、前記複数の回路群は、
前記前方向伝送路部からの第1のクロック信号入力と前
記後方向伝送路からの第2のクロック信号入力との位相
差を検出する検出手段と、この検出手段によって検出さ
れた位相差を入力として、内部クロック信号を発生する
内部クロック発生手段とを含む。
に本発明のクロック分配システムは、複数の回路群と、
この複数の回路群を同期して動作させるためのクロック
供給源と、このクロック供給源から前記複数の回路群に
クロック信号を供給するための伝送路とから構成される
クロック分配システムであって、前記伝送路は、互いに
伝送方向が逆となるように折り返されて、前方向伝送路
部と後方向伝送路部とを構成し、前記複数の回路群は、
前記前方向伝送路部からの第1のクロック信号入力と前
記後方向伝送路からの第2のクロック信号入力との位相
差を検出する検出手段と、この検出手段によって検出さ
れた位相差を入力として、内部クロック信号を発生する
内部クロック発生手段とを含む。
【0012】また、本発明の他のクロック分配システム
において、前記伝送路は、途中で折り返すことによって
互いに伝送方向が逆となるような所定長の隣接した平行
部を構成する1本の均一な特性を有する部材であること
を特徴とする。
において、前記伝送路は、途中で折り返すことによって
互いに伝送方向が逆となるような所定長の隣接した平行
部を構成する1本の均一な特性を有する部材であること
を特徴とする。
【0013】また、本発明の他のクロック分配システム
において、前記伝送路は、前記複数の回路群のうちのあ
る回路群とこの回路群ととなりあう回路群との間におい
て信号遅延時間が互いに等しい前方向伝送路部と後方向
伝送路部とを含む。
において、前記伝送路は、前記複数の回路群のうちのあ
る回路群とこの回路群ととなりあう回路群との間におい
て信号遅延時間が互いに等しい前方向伝送路部と後方向
伝送路部とを含む。
【0014】また、本発明の他のクロック分配システム
において、前記内部クロック発生手段は、前記位相差に
所定乗数を乗じた値と一定のオフセット値とを加えた分
だけ前記第1のクロック信号の位相から遅れた位相の内
部クロック信号を発生することを特徴とする。
において、前記内部クロック発生手段は、前記位相差に
所定乗数を乗じた値と一定のオフセット値とを加えた分
だけ前記第1のクロック信号の位相から遅れた位相の内
部クロック信号を発生することを特徴とする。
【0015】また、本発明の他のクロック分配システム
において、前記所定乗数は1/2であることを特徴とす
る。
において、前記所定乗数は1/2であることを特徴とす
る。
【0016】
【発明の実施の形態】次に本発明の実施例について図面
を参照して詳細に説明する。
を参照して詳細に説明する。
【0017】図1を参照すると、本発明の第一の実施例
におけるクロック分配システムは、クロック駆動回路1
−1と伝送路1−2と終端抵抗1−3と複数のIC2、
3、・・・、Nとから構成される。このクロック駆動回
路1−1には基本クロック信号K0が入力され、出力に
は、b点で折り曲げることによって互いに伝送方向が逆
となるような所定長L0分の隣接した平行部(a−b点
間)を構成する1本の均一特性である伝送路1−2を接
続する。伝送路1−2の最遠端では信号の反射が生じな
いように終端抵抗1−3でインピーダンス整合させるこ
とが望ましい。この伝送路平行部(a−b点間)に対し
て複数のIC2、3、・・・、Nを接続する。前記IC
2、3、・・・、Nの一つをここではIC2に代表して
示す。IC2には、前方向伝達クロック信号入力KFが
前方向伝送路部から入力される。また、IC2には、後
方向伝達クロック信号KBが後方向伝送路部から入力さ
れる。前方向伝送路部と後方向伝送路部の複数のIC
2,3、・・・、Nとの接続点は、図1では見易くする
ため少し離れた位置として示されているが、伝送路平行
部(a−b点間)における同一位置の点とする。また、
所定長L0は、接続するIC2、3、・・・、Nの数に
応じて任意に決めることができる。
におけるクロック分配システムは、クロック駆動回路1
−1と伝送路1−2と終端抵抗1−3と複数のIC2、
3、・・・、Nとから構成される。このクロック駆動回
路1−1には基本クロック信号K0が入力され、出力に
は、b点で折り曲げることによって互いに伝送方向が逆
となるような所定長L0分の隣接した平行部(a−b点
間)を構成する1本の均一特性である伝送路1−2を接
続する。伝送路1−2の最遠端では信号の反射が生じな
いように終端抵抗1−3でインピーダンス整合させるこ
とが望ましい。この伝送路平行部(a−b点間)に対し
て複数のIC2、3、・・・、Nを接続する。前記IC
2、3、・・・、Nの一つをここではIC2に代表して
示す。IC2には、前方向伝達クロック信号入力KFが
前方向伝送路部から入力される。また、IC2には、後
方向伝達クロック信号KBが後方向伝送路部から入力さ
れる。前方向伝送路部と後方向伝送路部の複数のIC
2,3、・・・、Nとの接続点は、図1では見易くする
ため少し離れた位置として示されているが、伝送路平行
部(a−b点間)における同一位置の点とする。また、
所定長L0は、接続するIC2、3、・・・、Nの数に
応じて任意に決めることができる。
【0018】各IC2、3、・・・、Nは、IC2に代
表して示しているように内部クロック発生回路100を
有する。内部クロック発生回路100は、位相差検出回
路2−1と可変遅延回路2−2とから構成される。位相
差検出回路2−1には前述の伝送路平行部(a−b点
間)からの伝達クロック信号KFおよびKBがそれぞれ入
力され、その位相差を検出する。可変遅延回路2−2
は、位相差検出回路2−1で検出された位相差を基に、
IC制御のための内部クロックを発生する。
表して示しているように内部クロック発生回路100を
有する。内部クロック発生回路100は、位相差検出回
路2−1と可変遅延回路2−2とから構成される。位相
差検出回路2−1には前述の伝送路平行部(a−b点
間)からの伝達クロック信号KFおよびKBがそれぞれ入
力され、その位相差を検出する。可変遅延回路2−2
は、位相差検出回路2−1で検出された位相差を基に、
IC制御のための内部クロックを発生する。
【0019】図2を参照すると、位相差検出回路2−1
は、位相差検出回路2−1−1と乗算回路2−1−2と
によって構成される。乗算回路2−1−2は入力tBを
1/2にする。また、可変遅延回路2−2は入力される
前方向伝達クロック信号KFをtB/2だけ遅らせる。
は、位相差検出回路2−1−1と乗算回路2−1−2と
によって構成される。乗算回路2−1−2は入力tBを
1/2にする。また、可変遅延回路2−2は入力される
前方向伝達クロック信号KFをtB/2だけ遅らせる。
【0020】次に本発明の第一の実施例の動作を図面を
参照して詳細に説明する。
参照して詳細に説明する。
【0021】図3を参照すると、伝送路1−2は均一な
特性を持っているので、前方向伝送路部での遅延量は、
点aを基準として表すと直線Aに示すとおり、直線的に
大きくなり、一方、後方向伝送路部での遅延量は、直線
Aとは逆に、点bで折り返して直線Bに示すとおり直線
的に大きくなる。
特性を持っているので、前方向伝送路部での遅延量は、
点aを基準として表すと直線Aに示すとおり、直線的に
大きくなり、一方、後方向伝送路部での遅延量は、直線
Aとは逆に、点bで折り返して直線Bに示すとおり直線
的に大きくなる。
【0022】図1および図3を参照すると、IC2にお
いて、前方向伝達クロック信号KFの遅延量は直線Aの
点KFに示すとおりtFであり、後方向伝達クロック信号
KBの遅延量は直線Bでの点KBに示すとおり(tF+
tB)となるので、これら2つの伝達クロック信号のの
遅延差(位相差)tBをとって、これを1/2にすると
その中点nが求まる。伝送路1−2上を伝達するクロッ
ク信号は伝送路平行部(a−b点間)の任意の点で一定
比の遅延を受ける。このため、この中点nの遅延量は、
伝送路平行部(a−b点間)の任意の位置で一定であ
る。したがって、この中点nの遅延量φ=tF+tB/2
を基準位相としてクロックをIC側で再生することによ
り、全ICで同一位相のクロックを得ることができる。
いて、前方向伝達クロック信号KFの遅延量は直線Aの
点KFに示すとおりtFであり、後方向伝達クロック信号
KBの遅延量は直線Bでの点KBに示すとおり(tF+
tB)となるので、これら2つの伝達クロック信号のの
遅延差(位相差)tBをとって、これを1/2にすると
その中点nが求まる。伝送路1−2上を伝達するクロッ
ク信号は伝送路平行部(a−b点間)の任意の点で一定
比の遅延を受ける。このため、この中点nの遅延量は、
伝送路平行部(a−b点間)の任意の位置で一定であ
る。したがって、この中点nの遅延量φ=tF+tB/2
を基準位相としてクロックをIC側で再生することによ
り、全ICで同一位相のクロックを得ることができる。
【0023】図4を参照すると、位相差検出回路2−1
内に加算回路2−1−3を設け、乗算回路2−1−2か
らの遅延量tB/2に一定のオフセット値tDを加えるこ
とによって基本クロックK0と所望の一定の位相差関係
のクロックKIを得ることもできる。
内に加算回路2−1−3を設け、乗算回路2−1−2か
らの遅延量tB/2に一定のオフセット値tDを加えるこ
とによって基本クロックK0と所望の一定の位相差関係
のクロックKIを得ることもできる。
【0024】図5を参照すると、K0は基本クロック信
号の電圧波形を示し、KAは図1に示した伝送路1−2
上のa点における前方向伝達クロック信号の電圧波形を
示し、KFおよびKBは図1に示した複数個のIC2、
3、・・・、NのうちのIC2の入力端子における前方
向伝達クロック信号および後方向伝達クロック信号の電
圧波形のそれぞれを示し、KIはこのIC2内で発生さ
れる内部クロック信号の電圧波形を示している。
号の電圧波形を示し、KAは図1に示した伝送路1−2
上のa点における前方向伝達クロック信号の電圧波形を
示し、KFおよびKBは図1に示した複数個のIC2、
3、・・・、NのうちのIC2の入力端子における前方
向伝達クロック信号および後方向伝達クロック信号の電
圧波形のそれぞれを示し、KIはこのIC2内で発生さ
れる内部クロック信号の電圧波形を示している。
【0025】図1、図4および図5を参照すると、基本
クロック信号K0を元にしてクロック駆動回路1−1お
よび伝送路1−2を経由して分配されるクロック信号
は、まず遅延時間tAで伝送路1−2上のa点に伝達
し、その後遅延時間tFでIC2に前方向伝達クロック
信号KFとして伝達し、さらに遅延時間tBで伝送路1−
2上のb点で折り返すことにより、IC2に後方向伝達
クロック信号KBとして伝達する。
クロック信号K0を元にしてクロック駆動回路1−1お
よび伝送路1−2を経由して分配されるクロック信号
は、まず遅延時間tAで伝送路1−2上のa点に伝達
し、その後遅延時間tFでIC2に前方向伝達クロック
信号KFとして伝達し、さらに遅延時間tBで伝送路1−
2上のb点で折り返すことにより、IC2に後方向伝達
クロック信号KBとして伝達する。
【0026】IC2内では、位相差検出回路2−1によ
って前記前方向伝達クロック信号KFの伝達時刻と前記
後方向伝達クロック信号KFの伝達時刻の差、すなわち
前記遅延時間tBが検出され、可変遅延回路2−2によ
りこの遅延時間tBの1/2倍と一定のオフセット値tD
分だけ前方向伝達クロック信号KFを遅延させた内部ク
ロック信号KIが発生され、このICの同期動作に利用
される。
って前記前方向伝達クロック信号KFの伝達時刻と前記
後方向伝達クロック信号KFの伝達時刻の差、すなわち
前記遅延時間tBが検出され、可変遅延回路2−2によ
りこの遅延時間tBの1/2倍と一定のオフセット値tD
分だけ前方向伝達クロック信号KFを遅延させた内部ク
ロック信号KIが発生され、このICの同期動作に利用
される。
【0027】すなわち、このICは、基本クロック信号
K0を基準として、位相差 φ’=tA+tF+tD+tB/2 だけ遅れた内部クロック信号KIにより同期動作する。
K0を基準として、位相差 φ’=tA+tF+tD+tB/2 だけ遅れた内部クロック信号KIにより同期動作する。
【0028】ここで、前述したように、φ=tF+tB/
2の値は、IC2が伝送路平行部(a−b点間)上のど
の位置に接続していても、一定であるし、遅延時間tA
の値も伝送路が決定されると一定値に決まるものであ
る。
2の値は、IC2が伝送路平行部(a−b点間)上のど
の位置に接続していても、一定であるし、遅延時間tA
の値も伝送路が決定されると一定値に決まるものであ
る。
【0029】以上説明したように動作することにより、
各IC2、3、・・・、N内で発生される内部クロック
信号KIの各々は、全て、基本クロック信号K0に対して
一定の位相差φ’=tA+tF+tD+tB/2だけ遅れた
信号となるため、全てのIC2、3、・・・、Nの同期
動作が可能になる。
各IC2、3、・・・、N内で発生される内部クロック
信号KIの各々は、全て、基本クロック信号K0に対して
一定の位相差φ’=tA+tF+tD+tB/2だけ遅れた
信号となるため、全てのIC2、3、・・・、Nの同期
動作が可能になる。
【0030】ただし、基本クロック信号K0が変化し始
めた最初の立ち上がりエッジに対しては、それ以前には
前述のとおりの位相差tBの検出が実施されていないた
め、前述の内部クロック信号KIの基本クロック信号K0
に対する一定の位相差φ’=tA+tF+tD+tB/2の
遅れは保証されない。
めた最初の立ち上がりエッジに対しては、それ以前には
前述のとおりの位相差tBの検出が実施されていないた
め、前述の内部クロック信号KIの基本クロック信号K0
に対する一定の位相差φ’=tA+tF+tD+tB/2の
遅れは保証されない。
【0031】さらに、本発明のクロック分配方式の特徴
として、システムが稼働中には、常に、前述の位相差t
Bの検出が実施され、前述の内部クロック信号KIの基本
クロック信号K0に対する一定の位相差を設定し直し続
けることもできるので、大規模の同期式デジタルデータ
処理システムにおける複数のクロック分配ICの内の部
分的な温度変動といった、稼働中に生じる要因に起因す
るスキューも補償することもできる。
として、システムが稼働中には、常に、前述の位相差t
Bの検出が実施され、前述の内部クロック信号KIの基本
クロック信号K0に対する一定の位相差を設定し直し続
けることもできるので、大規模の同期式デジタルデータ
処理システムにおける複数のクロック分配ICの内の部
分的な温度変動といった、稼働中に生じる要因に起因す
るスキューも補償することもできる。
【0032】次に、図2に示された内部クロック発生回
路100の一例の動作を図面を参照して詳細に説明す
る。
路100の一例の動作を図面を参照して詳細に説明す
る。
【0033】図1および図2を参照すると、伝送路にお
ける点a、bとIC2との間の距離をそれぞれLa、Lb
として、伝送路の単位長当たりの遅延時間をτとする
と、位相差検出回路2−1−1の出力である位相差tB
は、 tB=2・τ・Lb となり、乗算回路2−1−2により1/2とされて、位
相差検出回路2−1の出力は、 tB/2=τ・Lb となる。可変遅延回路2−2は、伝送路からの前方向伝
達クロック信号KFを入力として、前記位相差検出部2
−1の出力tB/2だけ遅延させて内部クロック信号KI
として出力する。
ける点a、bとIC2との間の距離をそれぞれLa、Lb
として、伝送路の単位長当たりの遅延時間をτとする
と、位相差検出回路2−1−1の出力である位相差tB
は、 tB=2・τ・Lb となり、乗算回路2−1−2により1/2とされて、位
相差検出回路2−1の出力は、 tB/2=τ・Lb となる。可変遅延回路2−2は、伝送路からの前方向伝
達クロック信号KFを入力として、前記位相差検出部2
−1の出力tB/2だけ遅延させて内部クロック信号KI
として出力する。
【0034】この内部クロック信号KIの位相φは、伝
送路1−2上の点aを基準として、 φ=tF+tB/2 となる。ここで、tFは伝送路1−2上の点aからIC
2までの遅延時間であり、したがって tF=τ・La また、 L0=La+Lb であり、結局φは、 φ=τ・L0 となる。
送路1−2上の点aを基準として、 φ=tF+tB/2 となる。ここで、tFは伝送路1−2上の点aからIC
2までの遅延時間であり、したがって tF=τ・La また、 L0=La+Lb であり、結局φは、 φ=τ・L0 となる。
【0035】このL0は、伝送路が決定されると一定値
に決まるものであり、この式によれば、伝送路平行部
(a−b点間)上のどの位置にIC2を接続しても、常
に一定の位相の内部クロック信号KIが可変遅延回路2
−2から出力される。
に決まるものであり、この式によれば、伝送路平行部
(a−b点間)上のどの位置にIC2を接続しても、常
に一定の位相の内部クロック信号KIが可変遅延回路2
−2から出力される。
【0036】このように、本発明の第一の実施例によれ
ば、クロック分配伝送路を、従来の1:n(複数個)接
続クロック分配と同様に、簡潔な一筆書き状に引くこと
ができる。すなわち、それに沿ったクロック分配を受け
る各IC(プロセッサ等)の配置設計の自由度が高く、
簡潔にできる。また、システム稼働中には、常に位相差
tBを検出し、内部クロック信号KIの基本クロック信号
K0に対する一定の位相差を設定し直し続けることもで
きるため、複数のICの内の部分的な温度変動といっ
た、稼働中に生じる要因に起因するスキューも補償する
ことができる。
ば、クロック分配伝送路を、従来の1:n(複数個)接
続クロック分配と同様に、簡潔な一筆書き状に引くこと
ができる。すなわち、それに沿ったクロック分配を受け
る各IC(プロセッサ等)の配置設計の自由度が高く、
簡潔にできる。また、システム稼働中には、常に位相差
tBを検出し、内部クロック信号KIの基本クロック信号
K0に対する一定の位相差を設定し直し続けることもで
きるため、複数のICの内の部分的な温度変動といっ
た、稼働中に生じる要因に起因するスキューも補償する
ことができる。
【0037】次に本発明の第二の実施例について図面を
参照して詳細に説明する。
参照して詳細に説明する。
【0038】上記第一の実施例では、伝送路1−2が均
一な特性で等長な平行部を構成することを条件にして説
明したが、本実施例では、伝送路1−2上の位置による
遅延時間が既知の関数である場合、その関数を利用して
乗算回路2−1−2の乗数Xを定める。
一な特性で等長な平行部を構成することを条件にして説
明したが、本実施例では、伝送路1−2上の位置による
遅延時間が既知の関数である場合、その関数を利用して
乗算回路2−1−2の乗数Xを定める。
【0039】図6を参照すると、本実施例では、伝送路
1−2が配線基板10において、前方向伝送路部1−2
−Fと後方向伝送路部1−2−Bとで構成される。前方
向伝送路部1−2−Fは誘電率ε1の絶縁体層11上に
形成され、後方向伝送路部1−2−Bは誘電率ε2の絶
縁体層12上に形成される。絶縁体の誘電率が異なる層
に含まれる配線は互いに単位長当たりの信号遅延時間が
異なる。単位長当たりの遅延量が前方向伝送路部で
τF、後方向伝送路部でτBであるとする。
1−2が配線基板10において、前方向伝送路部1−2
−Fと後方向伝送路部1−2−Bとで構成される。前方
向伝送路部1−2−Fは誘電率ε1の絶縁体層11上に
形成され、後方向伝送路部1−2−Bは誘電率ε2の絶
縁体層12上に形成される。絶縁体の誘電率が異なる層
に含まれる配線は互いに単位長当たりの信号遅延時間が
異なる。単位長当たりの遅延量が前方向伝送路部で
τF、後方向伝送路部でτBであるとする。
【0040】まず、乗算回路2−1−2の乗数をXとし
て、 tF=τF・La tB=(τF+τB)・Lb φ=tF+tB・X=τF・La+(τF+τB)・Lb・X ここで、乗算回路2−1−2の乗数Xを X=τF/(τF+τB) と定めれば、 L0=La+Lb であることから、結局φは、 φ=τF・L0 となり、IC2の接続位置によらず、常に一定の位相の
内部クロック信号KIが可変遅延回路2−2から出力さ
れる。
て、 tF=τF・La tB=(τF+τB)・Lb φ=tF+tB・X=τF・La+(τF+τB)・Lb・X ここで、乗算回路2−1−2の乗数Xを X=τF/(τF+τB) と定めれば、 L0=La+Lb であることから、結局φは、 φ=τF・L0 となり、IC2の接続位置によらず、常に一定の位相の
内部クロック信号KIが可変遅延回路2−2から出力さ
れる。
【0041】このように、第二の実施例では伝送路1−
2上の位置による遅延時間の関数を利用して乗算回路2
−1−2の乗数を定めるようにしたため、前方向伝送路
部と後方向伝送路部とで単位長当たりの遅延量が異なる
場合においてもICを同期して動作させることができ
る。
2上の位置による遅延時間の関数を利用して乗算回路2
−1−2の乗数を定めるようにしたため、前方向伝送路
部と後方向伝送路部とで単位長当たりの遅延量が異なる
場合においてもICを同期して動作させることができ
る。
【0042】次に本発明の第三の実施例について図面を
参照して詳細に説明する。
参照して詳細に説明する。
【0043】上述の第一の実施例では、伝送路1−2の
隣接した平行部(a−b点間)は、説明の便宜上、複数
のIC2、3、・・・、Nを接続しやすくすることを目
的とした配置構成の一例であるが、各IC2、3、・・
・、Nの接続点間に互いに伝送方向が逆となるような特
性的に等長とみなせる伝送路部分が構成されるのであれ
ば、平行にせずに、複数のIC2、3、・・・、Nを伝
送路に接続しやすい任意の配置構成に変更することがで
きる。
隣接した平行部(a−b点間)は、説明の便宜上、複数
のIC2、3、・・・、Nを接続しやすくすることを目
的とした配置構成の一例であるが、各IC2、3、・・
・、Nの接続点間に互いに伝送方向が逆となるような特
性的に等長とみなせる伝送路部分が構成されるのであれ
ば、平行にせずに、複数のIC2、3、・・・、Nを伝
送路に接続しやすい任意の配置構成に変更することがで
きる。
【0044】本第三の実施例では、任意のICとこのI
CととなりあうICとの間の前方向伝送路部と後方向伝
送路部との信号遅延時間が互いに等しい場合の例であ
る。
CととなりあうICとの間の前方向伝送路部と後方向伝
送路部との信号遅延時間が互いに等しい場合の例であ
る。
【0045】図7を参照すると、任意のk(kは整数)
番目のICkは、前方向ケーブル1−2−kaおよび後
方向ケーブル1−2−kbによってとなりあう(k+
1)番目のIC(k+1)と接続されている。
番目のICkは、前方向ケーブル1−2−kaおよび後
方向ケーブル1−2−kbによってとなりあう(k+
1)番目のIC(k+1)と接続されている。
【0046】前方向ケーブル1−2−kaと後方向ケー
ブル1−2−kbとは信号伝達遅延時間が互いに等しい
tkのもので構成される。このとき、ICkについて、 tF(k)=tk+・・・+tN tB(k)=2(tk-1+・・・+t2)+t1 φ(k)=tF(k)+tB(k)/2 =tN+・・・+t2+t1/2 となり、kによらず常に一定の値となり、したがって常
に一定の位相の内部クロック信号KIが出力される。
ブル1−2−kbとは信号伝達遅延時間が互いに等しい
tkのもので構成される。このとき、ICkについて、 tF(k)=tk+・・・+tN tB(k)=2(tk-1+・・・+t2)+t1 φ(k)=tF(k)+tB(k)/2 =tN+・・・+t2+t1/2 となり、kによらず常に一定の値となり、したがって常
に一定の位相の内部クロック信号KIが出力される。
【0047】このように、第三の実施例では、任意のk
(kは整数)番目のICkとこれととなりあうIC(k
+1)との間の前方向ケーブル1−2−kaと後方向ケ
ーブル1−2−kbとを互いに信号伝達遅延時間が等し
いtkのもので構成したため、伝送路が前方向伝送路部
と後方向伝送路部とで平行でない場合であっても、ま
た、前方向伝送路部と後方向伝送路部とが等長でない場
合であってもICを同期して動作させることができる。
(kは整数)番目のICkとこれととなりあうIC(k
+1)との間の前方向ケーブル1−2−kaと後方向ケ
ーブル1−2−kbとを互いに信号伝達遅延時間が等し
いtkのもので構成したため、伝送路が前方向伝送路部
と後方向伝送路部とで平行でない場合であっても、ま
た、前方向伝送路部と後方向伝送路部とが等長でない場
合であってもICを同期して動作させることができる。
【0048】尚、以上では、本発明の特定の説明上好ま
しい実施例を参照して説明してきたが、本発明の真の範
囲および考え方から逸脱することなく、構成、配置およ
び使用において様々な修正が可能であることが理解され
よう。具体的な構成に関して例を述べれば、前述の位相
差tBの検出は、上述の実施例では基本クロック信号K0
の立ち上がりに対応する伝達クロック信号KFおよびKB
のエッジを利用して実施するが、基本クロック信号K0
の立ち下がりに対応する伝達クロック信号KFおよびKB
のエッジを利用して実施したり、もしくは両方で実施す
る構成とすることもできる。また、上述の実施例ではシ
ステムが稼働中には、常に、前述の位相差tBの検出を
実施するが、たとえばシステムの稼働開始直後のような
特定の時期にだけ実施する構成としてもよい。さらに、
ここに示された発明はまた、クロック信号以外の他のタ
イプの信号間に生じた遅延差やスキューを制御あるいは
デスキューするために使用可能であるし、IC以外の他
のタイプおよび規模のたとえば、筐体、ケージあるいは
ボードに実装された回路群、もしくは、集積回路チップ
内の構成要素たる回路群などの間での信号遅延差やスキ
ューを制御あるいはデスキューするためにも使用可能で
ある。
しい実施例を参照して説明してきたが、本発明の真の範
囲および考え方から逸脱することなく、構成、配置およ
び使用において様々な修正が可能であることが理解され
よう。具体的な構成に関して例を述べれば、前述の位相
差tBの検出は、上述の実施例では基本クロック信号K0
の立ち上がりに対応する伝達クロック信号KFおよびKB
のエッジを利用して実施するが、基本クロック信号K0
の立ち下がりに対応する伝達クロック信号KFおよびKB
のエッジを利用して実施したり、もしくは両方で実施す
る構成とすることもできる。また、上述の実施例ではシ
ステムが稼働中には、常に、前述の位相差tBの検出を
実施するが、たとえばシステムの稼働開始直後のような
特定の時期にだけ実施する構成としてもよい。さらに、
ここに示された発明はまた、クロック信号以外の他のタ
イプの信号間に生じた遅延差やスキューを制御あるいは
デスキューするために使用可能であるし、IC以外の他
のタイプおよび規模のたとえば、筐体、ケージあるいは
ボードに実装された回路群、もしくは、集積回路チップ
内の構成要素たる回路群などの間での信号遅延差やスキ
ューを制御あるいはデスキューするためにも使用可能で
ある。
【0049】したがって、本発明は、添付された請求の
範囲の範囲内にある、考えられうる全ての修正および変
更を包含するものと考えられるべきである。
範囲の範囲内にある、考えられうる全ての修正および変
更を包含するものと考えられるべきである。
【0050】
【発明の効果】以上の説明で明らかなように、本発明に
よると、クロック分配を受けるIC等のような回路群の
数によらず各IC等のような回路群でのクロックの位相
を同期したものとすることができること、および、複数
個のIC等のような回路群に対する複数個のクロック分
配経路を1:n接続に簡素化した比較的に小さなハード
ウェア量のクロック分配回路であることにより、大規模
の同期式デジタルデータ処理システムにおいてもクロッ
ク・スキューの極めて小さいクロック分配方式を提供す
ることができる。
よると、クロック分配を受けるIC等のような回路群の
数によらず各IC等のような回路群でのクロックの位相
を同期したものとすることができること、および、複数
個のIC等のような回路群に対する複数個のクロック分
配経路を1:n接続に簡素化した比較的に小さなハード
ウェア量のクロック分配回路であることにより、大規模
の同期式デジタルデータ処理システムにおいてもクロッ
ク・スキューの極めて小さいクロック分配方式を提供す
ることができる。
【0051】また、本発明よれば、複数個のIC等のよ
うな回路群に内蔵する内部クロック発生回路が同一のも
のであることにより量産効果が期待できる。
うな回路群に内蔵する内部クロック発生回路が同一のも
のであることにより量産効果が期待できる。
【0052】また、本発明によれば、複数個のIC等の
ような回路群に対するクロック分配経路を一本の折り返
し伝送路を用いて1:nに順次接続するだけの簡単な構
成であるため、クロック分配を受けるIC等のような回
路群の増設に簡単に対応できる。さらに、クロック分配
を受ける複数個のIC等のような回路群の配置設計が容
易であり、自由度を高くできる。
ような回路群に対するクロック分配経路を一本の折り返
し伝送路を用いて1:nに順次接続するだけの簡単な構
成であるため、クロック分配を受けるIC等のような回
路群の増設に簡単に対応できる。さらに、クロック分配
を受ける複数個のIC等のような回路群の配置設計が容
易であり、自由度を高くできる。
【0053】また、本発明によれば、伝送路上の位置に
よる遅延時間の関数を利用して乗算回路の乗数を定める
ようにしたため、前方向伝送路部と後方向伝送路部とで
単位長当たりの遅延量が異なる場合においてもICを同
期して動作させることができる。
よる遅延時間の関数を利用して乗算回路の乗数を定める
ようにしたため、前方向伝送路部と後方向伝送路部とで
単位長当たりの遅延量が異なる場合においてもICを同
期して動作させることができる。
【0054】また、本発明によれば、システム稼働中に
常に前方向伝達クロック信号と後方伝達クロック信号と
の位相差を検出し、内部クロック信号の基本クロック信
号に対する一定の位相差を設定し直し続けることもでき
るため、複数のICの内の部分的な温度変動といった、
稼働中に生じる要因に起因するスキューも補償すること
ができる。
常に前方向伝達クロック信号と後方伝達クロック信号と
の位相差を検出し、内部クロック信号の基本クロック信
号に対する一定の位相差を設定し直し続けることもでき
るため、複数のICの内の部分的な温度変動といった、
稼働中に生じる要因に起因するスキューも補償すること
ができる。
【0055】また、本発明によれば、任意のICとこれ
ととなりあうICとの間の前方向伝送路部と後方向伝送
路部とを互いに信号伝達遅延時間が等しいもので構成し
たため、伝送路が前方向伝送路部と後方向伝送路部とで
平行でない場合であっても、また、前方向伝送路部と後
方向伝送路部とが等長でない場合であってもICを同期
して動作させることができる。
ととなりあうICとの間の前方向伝送路部と後方向伝送
路部とを互いに信号伝達遅延時間が等しいもので構成し
たため、伝送路が前方向伝送路部と後方向伝送路部とで
平行でない場合であっても、また、前方向伝送路部と後
方向伝送路部とが等長でない場合であってもICを同期
して動作させることができる。
【図1】本発明の第一の実施例におけるクロック分配シ
ステムを示す図である。
ステムを示す図である。
【図2】本発明の第一の実施例における内部クロック発
生回路の一例を示すブロック図である。
生回路の一例を示すブロック図である。
【図3】本発明の第一の実施例の動作原理図である。
【図4】本発明の第一の実施例における内部クロック発
生回路の一例を示すブロック図である。
生回路の一例を示すブロック図である。
【図5】本発明の第一の実施例の動作を説明するための
タイミング図である
タイミング図である
【図6】本発明の第二の実施例を示す図である。
【図7】本発明の第三の実施例を示す図である。
1−1 クロック駆動回路 1−2 伝送路 1−3 終端抵抗 2、3、・・・、N IC 100 内部クロック発生回路 2−1 位相差検出回路 2−1−1 位相差検出回路 2−1−2 乗算回路 2−1−3 加算回路 2−2 可変遅延回路 10 配線基板 a、b 伝送路平行部の両端の点 L0 伝送路平行部の所定長 K0 基本クロック信号 KA a点における前方向伝達クロック信号 KF 前方向伝達クロック信号 KB 後方向伝達クロック信号 KI 内部クロック信号 tA a点における前方向伝達クロック遅延時間 tF 前方向伝達クロック遅延時間(a点を基準) tB 前後方向伝達クロック遅延時間差(位相差) tD 一定のオフセット時間(位相差) φ 内部クロックの位相
Claims (5)
- 【請求項1】 複数の回路群と、この複数の回路群を同
期して動作させるためのクロック供給源と、このクロッ
ク供給源から前記複数の回路群にクロック信号を供給す
るための伝送路とから構成されるクロック分配システム
において、 前記伝送路は、互いに伝送方向が逆となるように折り返
されて、前方向伝送路部と後方向伝送路部とを構成し、 前記複数の回路群は、 前記前方向伝送路部からの第1のクロック信号入力と前
記後方向伝送路からの第2のクロック信号入力との位相
差を検出する検出手段と、 この検出手段によって検出された位相差を入力として内
部クロック信号を発生する内部クロック発生手段とを含
むことを特徴とするクロック分配システム。 - 【請求項2】 前記伝送路は、途中で折り返すことによ
って互いに伝送方向が逆となるような所定長の隣接した
平行部を構成する1本の均一な特性を有する部材である
ことを特徴とする請求項1記載のクロック分配システ
ム。 - 【請求項3】 前記伝送路は、前記複数の回路群のうち
のある回路群とこの回路群ととなりあう回路群との間に
おいて信号遅延時間が互いに等しい前方向伝送路部と後
方向伝送路部とを含むことを特徴とする請求項1記載の
クロック分配システム。 - 【請求項4】 前記内部クロック発生手段は、前記位相
差に所定乗数を乗じた値と一定のオフセット値とを加え
た分だけ前記第1のクロック信号の位相から遅れた位相
の内部クロック信号を発生することを特徴とする請求項
1記載のクロック分配システム。 - 【請求項5】 前記所定乗数は1/2であることを特徴
とする請求項4記載のクロック分配システム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7292574A JP2820086B2 (ja) | 1995-11-10 | 1995-11-10 | クロック分配システム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7292574A JP2820086B2 (ja) | 1995-11-10 | 1995-11-10 | クロック分配システム |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09134226A true JPH09134226A (ja) | 1997-05-20 |
JP2820086B2 JP2820086B2 (ja) | 1998-11-05 |
Family
ID=17783543
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7292574A Expired - Fee Related JP2820086B2 (ja) | 1995-11-10 | 1995-11-10 | クロック分配システム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2820086B2 (ja) |
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US6191632B1 (en) | 1998-07-24 | 2001-02-20 | Matsushita Electric Industrial Co., Ltd. | Clock generation circuit and semiconductor integrated circuit |
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US6771107B2 (en) | 2000-04-27 | 2004-08-03 | Nec Electronics Corporation | Clock control circuit and method |
JP2005209168A (ja) * | 2003-12-25 | 2005-08-04 | Hitachi Ltd | 半導体メモリモジュール、メモリシステム、回路、半導体装置、およびdimm |
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JP2012130003A (ja) * | 2010-12-13 | 2012-07-05 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | 信号伝搬遅延を補償するための装置及び方法 |
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-
1995
- 1995-11-10 JP JP7292574A patent/JP2820086B2/ja not_active Expired - Fee Related
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