DE112006001998T5

DE112006001998T5 - Timing-Generator und Halbleitertestgerät

Info

Publication number: DE112006001998T5
Application number: DE112006001998T
Authority: DE
Inventors: Masakatsu Suda
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 2005-07-29
Filing date: 2006-07-28
Publication date: 2008-07-24
Anticipated expiration: 2026-07-29
Also published as: KR20080024218A; CN101233419A; US20090230946A1; JP4657053B2; US7944263B2; CN101233419B; KR100964061B1; WO2007013578A1; DE112006001998B4; JP2007033386A

Abstract

Timing-Generator, umfassend: eine, zwei oder mehrere Timing-Erzeugungsabschnitte, die ein Datensignal mit einem bestimmten Verzögerungsbetrag versehen, um das Signal auszugeben, und eine Taktverteilungsschaltung, die einen Takt auf diese Timing-Erzeugungsabschnitte verteilt,
wobei die Taktverteilungsschaltung folgendes enthält:
einen Takthauptpfad, der den Takt überträgt,
einen Taktumkehrpfad, der den durch diesen Takthauptpfad übertragenen Takt zurückführt, und
eine Vorspannungserzeugungsschaltung, die einen übertragenen Takt, der in den Takthauptpfad eingegeben wird, und einen zurückgeführten Takt, der aus dem Taktumkehrpfad zurückgeführt wird, aufnimmt,
wobei der Takthauptpfad einen Hauptpfadpuffer aufweist, der den zu übertragenden Takt mit einem bestimmten Verzögerungsbetrag versieht,
der Taktumkehrpfad einen Umkehrpfadpuffer aufweist, der den zurückzuführenden Takt mit einem bestimmten Verzögerungsbetrag versieht,
eine Ladekapazität des Hauptpfadpuffers gleich der des Umkehrpfadpuffers ist,
die Vorspannungserzeugungsschaltung so konfiguriert ist, dass sie eine Vorspannung erzeugt, die dem Hauptpfadpuffer und dem Umkehrpfadpuffer ein gleiches Potential bereitstellt und dann die Vorspannung an den Hauptpfadpuffer und den...

Description

Technisches Gebiet
Die vorliegende Erfindung betrifft einen Timing-Generator, um ein Datensignal mit einem festgelegten Verzögerungsbetrag zu versehen und dann das Datensignal auszugeben, und ein Halbleitertestgerät, das mit diesem Timing-Generator ausgestattet ist. Um genau zu sein, sie betrifft einen Timing-Generator, bei dem ein operationsabhängiger Stromverbrauch (eine Gleichstromkomponente) und von einer Verteilungsschaltung selbst erzeugte Störungen klein sind bei der Verteilung eines Takts und von Daten, und ein Versatz zwischen Timing-Erzeugungsabschnitten infolge einer Taktverteilung vermindert werden kann, und sie betrifft auch ein Halbleitertestgerät, das mit diesem Timing-Generator ausgestattet ist.
Fachlicher Hintergrund
Vor der Beschreibung der vorliegenden Erfindung wird unter Bezugnahme auf 4 ein Halbleitertestgerät erläutert, um das Verständnis der vorliegenden Erfindung zu erleichtern.
Wie es in 4 gezeigt ist, umfasst ein Halbleitertestgerät 100 allgemein einen Periodengenerator 400, einen Mustergenerator 300, einen Timing-Generator 200, einen Signalformformatierer 500 und eine Logikvergleichsschaltung 600.
Der Periodengenerator 400 gibt Periodendaten auf der Grundlage eines eingegebenen Referenztakts aus. Die Periodendaten werden zum Mustergenerator 300 gesendet und als ein Ratensignal auch zum Timing-Generator 200 gesendet (siehe 6). Der Periodengenerator 400 erzeugt eine Adresse zum Speichern von Daten in Speichern 211-2, 211-3, die später beschrieben werden (siehe die 5, 8).
Der Mustergenerator 300 gibt auf der Grundlage der Periodendaten ein Testmustersignal und ein Erwartungsmustersignal aus. Von diesen Signalen wird das Testmustersignal an den Timing-Generator 200 gesendet und das Erwartungswertmustersignal wird an die Logikvergleichsschaltung 600 gesendet.
Das Referenztaktsignal, das Testmustersignal und das Periodendatensignal (Ratensignal) werden in den Timing-Generator 200 eingegeben und der Timing-Generator gibt ein formatiertes Taktsignal und ein Vergleichstaktsignal aus. Von diesen Signalen wird das formatierte Taktsignal an den Signalformformatierer 500 gesendet und das Vergleichstaktsignal wird zur Logikvergleichsschaltung 600 gesendet.
Der Signalformformatierer 500 formatiert das formatierte Taktsignal in eine für einen Test benötigte Signalform um und sendet dann ein formatiertes Mustersignal an einen Halbleiterprüfling (im Folgenden als „DUT" (device under test) abgekürzt) 700.
Die Logikvergleichsschaltung 600 vergleicht eine Antwortausgabe des DUT 700 auf der Grundlage des Vergleichstaktsignals mit dem Erwartungsmustersignal. Auf diese Weise wird in Abhängigkeit davon, ob die Antwortausgabe mit dem Erwartungswertmustersignal übereinstimmt, beurteilt, ob der DUT 700 gut oder schlecht ist.
Als nächstes wird unter Bezugnahme auf 5 die Grundkonfiguration des Timing-Generators erläutert.
Die Zeichnung ist ein schematisches Konfigurationsdiagramm, das ein Konfigurationsbeispiel des Timing-Generators zeigt, der üblicherweise verwendet wird.
Wie es in der Zeichnung gezeigt ist, umfasst ein Timing-Generator 200a eine Vielzahl von Timing-Erzeugungsabschnitten 210-1 bis 210-n zum Ausgeben eines Signals (TG Out), dem ein bestimmter Verzögerungsbetrag hinzugefügt worden ist, und eine Taktverteilungsschaltung 220a, die einen Takt auf diese Timing-Erzeugungsabschnitte 210-1 bis 210-n verteilt.
Wie es in der Zeichnung gezeigt ist, beinhaltet jeder der Timing-Erzeugungsabschnitte 210-1 bis 210-n eine logische variable Verzögerungsschaltung 211, die auf der Grundlage eines Referenzsignals Refclk ein Signal erzeugt und ausgibt, das eine Verzögerungszeit angibt, und eine analoge variable Verzögerungsschaltung 212, die ein Datensignal auf der Grundlage des Signals von dieser logischen variablen Verzögerungsschaltung 211 mit einen Verzögerungsbetrag versieht.
Die logische variable Verzögerungsschaltung 211 beinhaltet einen Zähler 211-1, erste Speichermittel (Speicher (U)) 211-2, zweite Speichermittel (Speicher (L)) 211-3, Kalibrierungsdatenspeichermittel 211-4, eine Übereinstimmungserfassungsschaltung 211-5, einen Addierer 211-6 und Taktperiodenverzögerungsmittel 211-7.
Wie es in 5 gezeigt ist, beinhaltet die analoge variable Verzögerungsschaltung 212 eine UND-Schaltung 212-1, eine erste variable Verzögerungsschaltung 212-2 und eine zweite variable Verzögerungsschaltung 212-3.
Als nächstes wird unter Bezugnahme auf 6 eine Operation des Timing-Generators beschrieben werden.
Die Zeichnung ist ein Zeitablaufdiagramm, das eine Änderung eines jeden Signals mit der Zeit in jedem konstituierenden Abschnitt des Timing-Generators zeigt.
Das Ausgabe-Timing (Testzyklus TC) eines Signals (TG Out, ein Verzögerungstakt im Halbleitertestgerät 100), das vom Timing-Generator 200a ausgegeben wird, beinhaltet einen Punkt (TC1) 5 ns ab einem ersten Start und einen Punkt (TC2) 12 ns ab einem zweiten Start (nach einer Periode des Refclk-Signals ab dem ersten Start) (6(b)).
Ein Ratensignal, das einen Startpunkt angibt, wird in den Timing-Generator 200a eingegeben (6(c)). In Erwiderung auf die Eingabe des Ratensignals wird der Zähler 211-1 auf 0 geleert (6(d)). Außerdem, wenn das Ratensignal nicht eingegeben wird, wird der Zähler 211-1 bei jeder Periode des Refclk-Signals um eins inkrementiert (6(d)).
Wenn der Testzyklus (TC) des Ausgangssignals (TG Out) durch die Periode des Refclk-Signals geteilt wird, speichert das erste Speichermittel 211-2 einen Quotienten.
Darüber hinaus speichert das zweite Speichermittel 211-3 einen Rest, wenn der Testzyklus (TC) des Ausgangssignals (TG Out) durch die Periode des Refclk-Signals geteilt wird.
Beispielsweise werden im Hinblick auf die 5 ns, die der Testzyklus des ersten Ausgangssignals sind, der Quotient und der Rest unter Verwendung der folgenden Gleichung berechnet: 5 ÷ 10 = 0...5 (Gleichung 1)
Durch Gleichung 1 werden ein Quotient von 0 und ein Rest von 5 ns berechnet. Von diesen Ergebnissen werden im ersten Speichermittel 211-2 der Quotient „0" gespeichert und im zweiten Speichermittel 211-3 der Rest „5 ns" gespeichert (6(e), (f)).
Darüber hinaus werden im Hinblick auf beispielsweise 12 ns, die der Testzyklus des zweiten Ausgangssignals sind, der Quotient und der Rest unter Verwendung der folgenden Gleichung berechnet: 12 ÷ 10 = 1...2 (Gleichung 2)
Durch Gleichung 2 werden ein Quotient von 1 und ein Rest von 2 ns berechnet. Von diesen Ergebnissen werden im ersten Speichermittel 211-2 der Quotient „1" gespeichert und im zweiten Speichermittel 211-3 der Rest „2 ns" gespeichert (6(e), (f)).
Darüber hinaus erfasst die Übereinstimmungserfassungsschaltung 211-5 die Übereinstimmung zwischen einem gezählten Wert des Zählers 211-1 und Daten, die im ersten Speichermittel 211-2 gespeichert sind. Die Übereinstimmungserfassungsschaltung 211-5 gibt ein Erfassungssignal aus, wenn die zwei einander entsprechen, gibt aber kein Erfassungssignal aus, wenn die zwei einander nicht entsprechen.
Beispielsweise entspricht der gezählte Wert im ersten Zyklus des Refclk-Signals den gespeicherten Daten, weil der Zähler „0" angibt und der Speicherquotient „0" beträgt. In diesem Fall wird ein Erfassungssignal ausgegeben (6(g)).
Darüber hinaus entspricht der gezählte Wert beispielsweise beim zweiten Zyklus des Refclk-Signals nicht den gespeicherten Daten, weil der Zähler „0" angibt und der Speicherquotient „1" beträgt. In diesem Fall wird kein Erfassungssignal ausgegeben (6(g)).
Außerdem entspricht der gezählte Wert beispielsweise beim dritten Zyklus des Refclk-Signals den gespeicherten Daten, weil der Zähler „1" angibt und der Speicherquotient „1" beträgt. In diesem Fall wird ein Erfassungssignal ausgegeben (6(g)).
Der Addierer 211-6 addiert die im zweiten Speichermittel 211-3 gespeicherten Reste und die im Kalibrierungsdatenspeichermittel 211-4 gespeicherten CAL-Daten auf, um das Ergebnis an das Taktperiodenverzögerungsmittel 211-7 zu senden.
In Erwiderung auf das Erfassungssignal von der Übereinstimmungserfassungsschaltung 211-5 und einem Additionsergebnis (Übertrag) vom Addierer 211-6 sendet das Taktperiodenverzögerungsmittel 211-7 ein Verzögerungsbetragssignal (Verzögerungsbetragssignal mit grober Auflösung), dessen Auflösung einem Zyklus des Refclk-Signals entspricht, an die variable Verzögerungsschaltung 212.
Dieses Taktperiodenverzögerungsmittel 211-7 ist im Speziellen eine Kombination aus einem Schieberegister und einem Selektor und verschiebt solch eine Position, wie Refclk auszuschalten, um die Verzögerung mit der Auflösung der Periode von Refclk zu erzeugen.
Beim Eingeben des Verzögerungsbetragssignals aus dem Taktperiodenverzögerungsmittel 211-7 der logischen variablen Verzögerungsschaltung 211 und des Takts aus der Taktverteilungsschaltung 220a gibt die UND-Schaltung 212-1 der analogen variablen Verzögerungsschaltung 212 das Verzögerungsbetragssignal aus.
Die erste variable Verzögerungsschaltung (grobe Verzögerung) 212-2 verzögert das Datensignal mit einer groben Auflösung.
Die zweite variable Verzögerungsschaltung (feine Verzögerung) 212-3 verzögert das Datensignal mit einer feinen Auflösung. Dieses verzögerte Datensignal wird als TG Out ausgegeben.
Gemäß einer solchen Konfiguration kann der Timing-Generator 200a auf eine analoge Art und Weise eine gewünschte Verzögerungszeit erzeugen, um einen Verzögerungstakt auszugeben.
Zudem steigt in den vergangenen Jahren mit der Miniaturisierung eines Halbleiterbauelements die Baugröße einer integrierten Schaltung und es wird zunehmend schwierig, den Takt und die Daten zu verteilen.
Dies gilt auch für das Design des Timing-Generators. Es ist bei der Verteilung des Takts erforderlich, dass eine Fortpflanzungsverzögerungszeit kurz ist, ein Versatz zwischen den Timing-Erzeugungsabschnitten kurz ist, der Stromverbrauch klein ist und von der Schaltung selbst erzeugte Störungen gering sind, aber eigentlich realisieren die Abstimmung dieser Bedingungen die Verteilung des Takts und der Daten (siehe beispielsweise Patentdokumente 1, 2).
Beispielsweise ist das herkömmliche, in 5 gezeigte Taktverteilungsverfahren so entworfen, dass eine gleiche Ladekapazität mit Puffern erhalten wird, die die gleiche Aussteuerfähigkeit aufweisen. Bei dieser Technik besitzen die Puffer die gleiche Aussteuerfähigkeit und die gleiche Ladekapazität, so dass eine Verbrauchsstromspitze in einer Zeitrichtung gestreut wird und eine Stromsignalform eine Rechteckwelle ist, wie es in 7 gezeigt ist. Wie es durch diese Rechteckwelle gezeigt wird, wird die Verbrauchsstromspitze in der Zeitrichtung gestreut und daher werden Störungen vermindert.
Darüber hinaus ist zusätzlich zu der in 5 gezeigten Taktverteilungstechnik eine in 8 gezeigte Taktverteilungstechnik bekannt. Diese Technik ist eine Taktverteilungstechnik nahe einer Taktverteilungsstruktur, die als eine „H-Tree-Struktur" bezeichnet wird und diese Technik erhöht die Verteilungsstufen in einem Reverse-Tournament-System. Bei dieser Verteilungstechnik werden Verteilungen, Leitungen und dergleichen einer Verteilungsdestination auf die gleichen Bedingungen eingestellt und eine Leitungsverzögerung und eine Ladekapazität werden gleich eingestellt, wodurch eine Differenz einer Verzögerungszeit zwischen Verteilungspfaden gleich eingestellt werden kann.
Patentdokument 1: Japanische Offenlegungsschrift Nr. 2001-235521
Patentdokument 2: Japanische Offenlegungsschrift Nr. 8-94725
Offenbarung der Erfindung
Allerdings stimmt beim herkömmlichen Taktverteilungsverfahren, das in 5 gezeigt wird, eine Impulsbreite einer Rechteckwelle eines in 7 gezeigten Taktverteilungsverbrauchsstroms nicht mit einem Prozess und den Anwendungsbedingungen überein, wie etwa Spannung und Temperatur, und daher weist das Verfahren das Problem auf, dass sich die Störungserzeugungssituation unterscheidet.
Wenn sich ein Taktverteilungsbereich verbreitert, nehmen darüber hinaus die Pufferstufen zu und eine einzige Verteilungsschaltung weist manchmal eine Fortpflanzungsverzögerungszeit von mehreren Nanosekunden auf. Beispielsweise tritt bei einer CMOS-Schaltung eine Verzögerungszeitschwankung von 0,07% bis 0,10% in Bezug auf eine Spannungsschwankung von 1 mV auf und die Genauigkeit eines Timing-Generators kann entscheidend beeinträchtigt werden.
Demgegenüber werden bei einem herkömmlichen Taktverteilungsverfahren, das in 8 gezeigt ist, lange Leitungen und eine große Verteilungsschaltung unter Verwendung eines Puffers betrieben, der eine hohe Aussteuerfähigkeit aufweist. Deshalb wird, wie es in 9 gezeigt ist, ein Strom in konzentrierter Art und Weise zu einem Zeitpunkt verbraucht und ein Nebenkondensator erzeugt Störungen, die ein großes Frequenzband aufweisen, das nicht kompensiert werden kann.
Wenn der Taktverteilungsbereich breit ist, nimmt darüber hinaus die Zahl der Stufen des Puffers zu und die einzige Verteilungsschaltung weist manchmal eine Fortpflanzungsverzögerungszeit von mehreren Nanosekunden auf.
Zudem tritt in der CMOS-Schaltung eine Verzögerungszeitschwankung von 0,07 bis 0,10% in Bezug auf eine Spannungsschwankung von 1 mV auf und die Genauigkeit eines Timing-Generators kann entscheidend beeinträchtigt werden.
Die vorliegende Erfindung ist im Hinblick auf das zuvor genannte Problem gemacht worden, und es ist eine Aufgabe, einen Timing-Generator, der in der Lage ist, einen betriebsabhängigen Stromverbrauch (eine Gleichstromkomponente) beim Verteilen eines Takts und von Daten zu vermindern, von einer Taktverteilungsschaltung selbst verursachte Störungen zu verringern und einen auf die Taktverteilung zwischen Timing-Erzeugungsabschnitten zurückzuführenden Versatz zu verringern, und ein Halbleitertestgerät bereitzustellen, das den Generator enthält.
Um diese Aufgabe zu lösen, stellt die vorliegende Erfindung einen Timing-Generator bereit, der folgendes umfasst: eine, zwei oder mehrere Timing-Erzeugungsabschnitte, die ein Datensignal mit einem bestimmten Verzögerungsbetrag versehen, um das Signal auszugeben, und eine Taktverteilungsschaltung, die einen Takt auf diese Timing-Erzeugungsabschnitte verteilt, wobei die Taktverteilungsschaltung einen Takthauptpfad, der den Takt überträgt, einen Taktumkehrpfad, der den durch diesen Takthauptpfad übertragenen Takt zurückführt, und eine Vorspannungserzeugungsschaltung enthält, die einen übertragenen Takt, der in den Takthauptpfad eingegeben wird, und einen zurückgeführten Takt, der aus dem Taktumkehrpfad zurückgeführt wird, aufnimmt, wobei der Takthauptpfad einen Hauptpfadpuffer aufweist, der den zu übertragenden Takt mit einem bestimmten Verzögerungsbetrag versieht, der Taktumkehrpfad einen Umkehrpfadpuffer aufweist, der den zurückzuführenden Takt mit einem bestimmten Verzögerungsbetrag versieht, eine Ladekapazität des Hauptpfadpuffers gleich der des Umkehrpfadpuffers ist, die Vorspannungserzeugungsschaltung so konfiguriert ist, dass sie eine Vorspannung erzeugt, die dem Hauptpfadpuffer und dem Umkehrpfadpuffer ein gleiches Potential bereitstellt und dann die Vorspannung an den Hauptpfadpuffer und den Umkehrpfadpuffer sendet.
Bei solch einer Konfiguration des Timing-Generators ist er so entworfen, dass die Ladekapazität des Hauptpfadpuffers, der mit dem Takthauptpfad verbunden ist (darin eingesetzt ist), gleich zu der des Umkehrpfadpuffers ist, der mit dem Taktumkehrpfad verbunden ist (darin eingesetzt ist). Darüber hinaus wird die Vorspannung zur Bereitstellung eines gleichen Potentials sowohl für den Hauptpfadpuffer als auch den Umkehrpfadpuffer gesendet und daher wird das Potential gleich dem Stromverbrauch des Puffers einer jeden Stufe. Dann wird eine Verzögerungszeit der Verteilungsschaltung so gesteuert, dass sie ein ganzzahliges Vielfaches einer Taktperiode ist, wodurch ein Taktverteilungsverbrauchsstrom in der Zeitrichtung eine flache Signalform aufweist und keine Störungen verursacht werden. Deshalb verursacht dies kein Problem, dass eine Impulsbreite einer Rechteckwelle des in 7 gezeigten Taktverteilungsverbrauchsstroms nicht mit einem Prozess und den Anwendungsbedingungen übereinstimmt, wie etwa eine Spannung und eine Temperatur, und dass sich die Störungserzeugungssituation unterscheidet.
Darüber hinaus ist der Timing-Generator der vorliegenden Erfindung so aufgebaut, dass die Vorspannungserzeugungsschaltung eine Verzögerungsregelkreisschaltung aufweist und diese Verzögerungsregelkreisschaltung den übertragenen Takt, der in den Takthauptpfad eingegeben wird, und den zurückgeführten Takt, der aus dem Taktumkehrpfad zurückgeführt wird, aufnimmt, um die Vorspannung auf der Grundlage des übertragenen Takts und des zurückgeführten Takts.
Bei solch einer Konfiguration des Timing-Generators erzeugt die DLL die Vorspannung, die Fortpflanzungsverzögerungszeit der Taktverteilungsschaltung wird so gesteuert, dass sie das ganzzahlige Vielfache der Taktperiode ist, und eine Änderung der in einer externen Stromzuführungsspannung oder Temperatur, wenn überhaupt, verfolgt wird, so dass es möglich ist, eine konstante Verzögerungszeit der Taktleitung aufrechtzuerhalten.
Darüber hinaus weisen der Hauptpfadpuffer und der Umkehrpfadpuffer beim Timing-Generator der vorliegenden Erfindung eine Vielzahl von kaskadierten Puffer auf, die mit einer Stromquelle einen Betrag eines Stroms steuern, um die Ladekapazität aufzuladen.
Gemäß einer solchen Konfiguration des Timing-Generators ist er, um den Takt und die Daten zu verteilen, so aufgebaut, dass die Puffer kaskadiert sind, welche mit der Stromquelle den Betrag des Stroms steuern, um die Ladekapazität aufzuladen. Deshalb ist der Timing-Generator so entworfen, dass die Ladekapazitäten der jeweiligen Puffer gleich eingestellt werden und durch Vorspannung der Puffer ein gleiches Potential bereitgestellt wird, und die Fortpflanzungsverzögerungszeit der Taktverteilungsschaltung ist das ganzzahlige Vielfache der Taktperiode, wodurch die jeweiligen Stufen der Puffer einen gleichen Stromverbrauch aufweisen, eine Signalform des verbrauchten Stroms in einer Zeitrichtung abgeflacht wird und Störungen vermindert werden oder Frequenzkomponenten der Störungen verringert werden können.
Darüber hinaus stellt die vorliegende Erfindung ein Halbleitertestgerät bereit, das folgendes umfasst: einen Periodengenerator, der auf der Grundlage eines eingegebenen Referenztakts Periodendaten ausgibt; einen Mustergenerator, der auf der Grundlage der Periodendaten ein Testmustersignal und ein Erwartungsmustersignal ausgibt; einen Timing-Generator, in den der Referenztakt, die Periodendaten und das Testmustersignal eingegeben werden, um ein formatiertes Taktsignal und ein Vergleichstaktsignal auszugeben; einen Signalformformatierer, der das formatierte Taktsignal formatiert, um ein formatiertes Mustersignal auszugeben und an ein Halbleiterbauelement zu senden; und eine Logikvergleichsschaltung, die auf der Grundlage des Vergleichstaktsignals eine Antwortausgabe des Halbleiterbauelements mit dem Erwartungsmustersignal vergleicht, wobei der Timing-Generator einen Timing-Generator nach einem der Ansprüche 1 bis 3 umfasst.
Wen das Halbleitertestgerät solch einen Aufbau aufweist, kann ein auf der Grundlage des Takts erzeugter Verzögerungstakt aus dem Timing-Generator erhalten werden, der weniger Störungen aufweist. Dies kann die Messgenauigkeit bei verschiedenen Tests eines DUT erhöhen.
Wie oben beschrieben, beinhaltet die Taktverteilungsschaltung erfindungsgemäß den Takthauptpfad, der das Taktsignal überträgt, den Taktumkehrpfad, der das Taktsignal zurückführt, den Hauptpfadpuffer, der mit dem Takthauptpfad verbunden ist, und den Umkehrpfadpuffer, der mit dem Taktumkehrpfad verbunden ist, und ist so aufgebaut, dass die Ladekapazität des Hauptpfadpuffers gleich der des Umkehrpfadpuffers ist. Sie ist so aufgebaut, dass die Vorspannungen der Puffer die gleichen Potential bereitstellen und die DLL die Fortpflanzungsverzögerungszeit der Taktverteilungsschaltung in die ganzzahligen Vielfachen der Taktperiode steuert, wodurch die Puffer der jeweiligen Stufen einen gleichen Stromverbrauch aufweisen, eine Signalform des verbrauchten Stroms in einer Zeitrichtung abgeflacht wird und Störungen vermindert werden oder Frequenzkomponenten der Störungen verringert werden können. Deshalb kann bei der Verteilung des Takts und der Daten der betriebsabhängige Stromverbrauch (Gleichstromkomponente) verringert werden und die von der Verteilungsschaltung selbst erzeugten Störungen können vermindert werden.
Kurze Beschreibung der Zeichnung
1 ist ein Schaltungsdiagramm, das eine Konfiguration eines Timing-Generators der vorliegenden Erfindung zeigt;
2 ist ein Zeitablaufdiagramm, das eine Änderung einer jeden Signalform im erfindungsgemäßen Timing-Generator mit der Zeit zeigt;
3 ist ein Blockdiagramm, das einen Aufbau eines Puffers zeigt;
4 ist ein Blockdiagramm, das eine Konfiguration eines herkömmlichen Halbleitertestgeräts zeigt;
5 ist ein Schaltungsdiagramm, das eine Konfiguration eines herkömmlichen Timing-Generators zeigt;
6 ist ein Zeitablaufdiagramm, das eine Änderung einer jeden Signalform im Timing-Generator von 5 mit der Zeit zeigt;
7 ist ein Signalformdiagramm, das einen Taktverteilungsverbrauchsstrom und dergleichen bei einem in 5 gezeigten Taktverteilungsverfahren zeigt;
8 ist ein Schaltungsdiagramm, das eine andere Konfiguration des herkömmlichen Timing-Generators zeigt; und
9 ist ein Signalformdiagramm, das einen Taktverteilungsverbrauchsstrom und dergleichen bei einem in 8 gezeigten Taktverteilungsverfahren zeigt.
Bester Modus zur Ausführung der Erfindung
Im Folgenden wird unter Bezugnahme auf die Zeichnung ein bevorzugtes Ausführungsbeispiel eines Timing-Generators und eines Halbleitertestgeräts gemäß der vorliegenden Erfindung beschrieben werden.
Zuerst wird unter Bezugnahme auf 1 das Ausführungsbeispiel des Timing-Generators der vorliegenden Erfindung beschrieben werden.
1 ist ein Blockdiagramm, das die Konfiguration des Timing-Generators des vorliegenden Ausführungsbeispiels zeigt.
Wie es in 1 gezeigt ist, beinhaltet ein Timing-Generator 1 der vorliegenden Erfindung eine Vielzahl von Timing-Erzeugungsabschnitte 10-1 bis 10-n und eine Taktverteilungsschaltung 20.
Wie es in 1 gezeigt ist, beinhaltet jeder der Timing-Erzeugungsabschnitte 10-1 bis 10-n eine logische variable Verzögerungsschaltung 11 und eine analoge variable Verzögerungsschaltung 12.
Die logische variable Verzögerungsschaltung 11 beinhaltet einen Zähler 11-1, erste Speichermittel (Speicher (U)) 11-2, zweite Speichermittel (Speicher (L)) 11-3, Kalibrierungsdatenspeichermittel (CALData) 11-4, Flanken-ID-Speichermittel (Edge ID) 11-5, eine Übereinstimmungserfassungsschaltung 11-6, einen ersten Addierer 11-7, einen zweiten Addierer 11-8 und Taktperiodenverzögerungsmittel 11-9.
Das Kalibrierungsdatenspeichermittel 11-4 speichert CALData.
Die Kalibrierungsdaten (CALData) sind Daten, die eine Einstellung des Timing-Generators aufheben (erhöhen).
Unter der Vielzahl von Timing-Erzeugungsabschnitten 10-1 bis 10-n einen Versatz (eine Abweichung einer Fortpflanzungsverzögerungszeit zwischen Komponenten) und daher muss eine Korrektur ausgeführt werden. Diese Korrektur beinhaltet das Messen der Fortpflanzungsverzögerungszeit an einem Zeitpunkt, wenn alle Timing-Erzeugungsabschnitte 10-1 bis 10-n auf die gleiche Art und Weise eingestellt sind und erhöhen (aufheben) der Einstellung der Timing-Erzeugungsabschnitte, um Phasen der Timing-Erzeugungsabschnitte an eine Phase des Timing-Erzeugungsabschnitts anzugleichen, der die letzte Phase aufweist. Dieser Erhöhungswert ist „CALData" und eine Operation zur Messung des Werts, um CALData einzustellen, ist eine Kalibrierung.
Das Flanken-ID-Speichermittel 11-5 speichert eine Flanken-ID (Edge ID).
Die Flanken-ID sind Daten zum Kalibrieren des Versatzes der Taktverteilungsschaltung.
In einem Taktverteilungssystem des vorliegenden Ausführungsbeispiels ist der Versatz zwischen angrenzenden Timing-Generatoren ein ganzzahliger Teil einer Taktperiode. Beispielsweise beträgt der Versatz, unter der Annahme, dass eine Taktperiode 2 ns beträgt und die Zahl der Stufen oszillierender Puffer 32 beträgt, 62,5 ps.
Der Timing-Generator am nächsten einer Eingabeseite von Refclk weist infolge der Verteilungsschaltung eine Verzögerungszeit von 62,5 ps auf, eine zweite Stufe des Timing-Generators weist eine Verzögerungszeit von 62,5 ps·2 = 125 ps auf und der Timing-Generator am nächsten eines Umkehrteils der Verteilungsschaltung weist eine Verzögerungszeit von 62,5 ps·8 = 1000 ps auf.
Bei diesem Beispiel weist der Timing-Generator in Abhängigkeit von einer Anordnungsposition des Timing-Generators zweite CALData von 62,5 ps·n auf und dieser Wert wird zu CALData addiert, wodurch der Versatz der Taktverteilungsschaltung kalibriert werden kann. Diese zweiten CALData werden als die Flanken-ID bezeichnet.
Der erste Addierer 11-7 addiert die im Kalibrierungsdatenspeichermittel 11-4 gespeicherten CALData und die im Flanken-ID-Speichermittel 11-5 gespeicherten Flanken-ID auf, um das Ergebnis auszugeben.
Der zweite Addierer 11-8 addiert einen im zweiten Speichermittel 11-3 gespeicherten Rest und die Ausgabe des ersten Addierers 11-7 auf, um das Ergebnis an das Taktperiodenverzögerungsmittel 11-9 zu senden.
Es wird darauf hingewiesen, dass Konfigurationen und Operationen des Zählers 11-1, des ersten Speichermittels 11-2, des zweiten Speichermittels 11-3, der Übereinstimmungserfassungsschaltung 11-6 und des Taktperiodenverzögerungsmittels 11-9 in der logischen variablen Verzögerungsschaltung 11 gleichartig zu jenen des Zählers 211-1, des ersten Speichermittels 211-2, des zweiten Speichermittels 211-3, der Übereinstimmungserfassungsschaltung 211-5 und des Taktperiodenverzögerungsmittels 211-7 in der logischen variablen Verzögerungsschaltung 211 und daher wird deren Beschreibung weggelassen.
Die analoge variable Verzögerungsschaltung 12 beinhaltet eine UND-Schaltung 12-1, eine variable Verzögerungsschaltung (grobe Verzögerung) 12-2 und eine variable Verzögerungsschaltung (feine Verzögerung) 12-3.
Es wird darauf hingewiesen, dass die Konfiguration und die Operation dieser analogen variablen Verzögerungsschaltung 12 gleich jener der analogen variablen Verzögerungsschaltung 212 sind und daher wird deren Beschreibung weggelassen.
Es wird darauf hingewiesen, dass der Timing-Generator beim vorliegenden Ausführungsbeispiel eine Vielzahl von Timing-Erzeugungsabschnitten enthält, aber die vorliegende Erfindung ist nicht auf eine Vielzahl von Timing-Erzeugungsabschnitten beschränkt und es kann auch nur ein Timing-Erzeugungsabschnitt angeordnet sein.
Die Taktverteilungsschaltung 20 ist eine Schaltung zur Verteilung von Takten an die entsprechenden Timing-Erzeugungsabschnitte 10-1 bis 10-n und beinhaltet, wie es in 1 gezeigt ist, einen Takthauptpfad 21, einen Taktnebenpfad 22, einen Taktnebenpunkt 23, einen Hauptpfadpuffer 24, einen Takteingabeanschluss 25, einen Taktumkehrpfad 26, einen Umkehrpfadpuffer 27, einen Vorspannungspfad 28 und eine Verzögerungsregelkreisschaltung (DLL) 30.
Der Takthauptpfad 21 ist ein Pfad, der einen Eingangstakt (REFCLK) überträgt.
Der Taktnebenpfad 22 ist ein Pfad, der jeden der Timing-Erzeugungsabschnitte 10-1 bis 10-n mit dem Takthauptpfad 21 verbindet und sendet den Takt vom Takthauptpfad 21 zu den Timing-Erzeugungsabschnitten 10-1 bis 10-n.
Außerdem weist der Takthauptpfad 21 einen Punkt auf, von dem der Taktnebenpfad 22 abzweigt, d. h. den Taktnebenpunkt 23, der mit dem Takthauptpfad 21 und mit dem Taktnebenpfad 22 verbunden ist.
Darüber hinaus sind die Hauptpfadpuffer 24 zwischen der Vielzahl von Taktnebenpunkten 23 im Takthauptpfad 21 angeschlossen.
Der Hauptpfadpuffer 24 ist ein Puffer, der den Takt mit einem bestimmten Verzögerungsbetrag versieht.
Dieser Hauptpfadpuffer 24 ist zwischen dem Takteingabeanschluss 25 und dem Taktnebenpunkt 23 am nächsten zu diesem Takteingabeanschluss 25 angeschlossen.
Es wird darauf hingewiesen, dass eine Konfiguration des Hauptpfadpuffers 24 später in „betreffend Konfigurationen des Hauptpfadpuffers und des Umkehrpfadpuffers" beschrieben wird.
Der Taktumkehrpfad 26 ist ein Pfad, der den zu einem toten Ende des Taktumkehrpfads übertragenen Takt entlang dem Takthauptpfad 21 in die Nähe des Takteingabeanschlusses 25 zurückführt. Auf dem Takthauptpfad 21 oder dem Taktnebenpfad 22 kann ein Startpunkt des Taktumkehrpfads 26 angeordnet sein.
Dieser Taktumkehrpfad 26 ist mit dem Umkehrpfadpuffer 27 verbunden.
Der Umkehrpfadpuffer 27 ist mit jeder Stufe des Hauptpfadpuffers 24 verbunden, der an den Takthauptpfad 21 angeschlossen ist. Das heißt, die Zahl der Stufen des Hauptpfadpuffers 24 ist gleich zu der der Stufen des Umkehrpfadpuffers 27.
Der Vorspannungspfad 28 sendet die Vorspannungsausgabe von der DLL 30 zu jeder Stufe des Hauptpfadpuffers 24 und des Umkehrpfadpuffers 27.
Wie es in 1 gezeigt ist, beinhaltet die Verzögerungsregelkreisschaltung (DLL) 30 einen Phasenvergleicher (PD) 31, einen Zähler (CTR) 32 und einen DA-Wandler (DAC) 33.
Der Phasenvergleicher 31 nimmt den Takt auf, der in den Takthauptpfad 21 einzugeben ist, und den Takt, der entlang des Taktumkehrpfads 26 rückgeführt wird, erfasst die Phase zwischen diesen Signalen und gibt dieses Erfassungsergebnis als ein Phasensignal aus.
Der Zähler 32 nimmt ein Phasensignal vom Phasenvergleicher 31 auf und erzeugt auf der Grundlage des Phasensignals des Phasenvergleichers ein Steuersignal, um das Signal auszugeben.
Der DA-Wandler digital-analog-wandelt das Steuersignal vom Zähler 32, um ein Verzögerungszeitsteuersignal (Vorspannungssignal) auszugeben. Dieses Vorspannungssignal wird entlang einem Vorspannungspfad 40 fortgepflanzt und zum Hauptpfadpuffer 24 und zum Umkehrpfadpuffer 27 übertragen.
Gemäß einer solchen Konfiguration steuert die DLL 30 das Vorspannungssignal so, dass die Fortpflanzungsverzögerungszeit in der Taktleitung (dem Takthauptpfad 21 und dem Taktumkehrpfad 26) ein ganzzahliges Vielfaches der Taktperiode ist.
Jede Stufe des Hauptpfadpuffers 24 und des Umkehrpfadpuffers 27 wird mit dem von dieser DLL 30 erzeugten Verzögerungszeitsteuersignal (dem Vorspannungssignal) versehen, wodurch der Stromverbrauch jeder Stufe gleich eingestellt werden kann. Die Fortpflanzungsverzögerungszeit in der Taktleitung wird in einem ganzzahligen Vielfachen der Taktperiode gesteuert. Folglich wird, wie es in 2(c) gezeigt ist, eine Signalform des verbrauchten Stroms abgeflacht. Deshalb können Störungen in der Taktleitung vermindert werden oder es können Frequenzkomponenten der Störungen vermindert werden.
Es wird darauf hingewiesen, dass 2 ein Signalformdiagramm ist, das jeweils Signalformen eines Takts ((a) Clock In), der in den Takthauptpfad 21 eingegeben wird, eines Takts ((b) Clock Out (TG In)), der aus dem Takthauptpfad 21 ausgegeben wird, und eines verbrauchten Stroms ((c) Taktverteilung verbrauchter Strom) in der Taktverteilungsschaltung 20 zeigt.
Dann wird der Takt in 2 beispielsweise von einem Zeitpunkt, wenn ein erster Takt in den Takthauptpfad 21 eingegeben wird, zu einem Zeitpunkt, wenn der Takt ausgegeben wird, durch den Hauptpfadpuffer 24 (2(a), (b)) verzögert und es kann aus (c) entnommen werden, dass der verbrauchte Strom im Takthauptpfad 21 für die Zeit unterdrückt wird.
Darüber hinaus wird die Verzögerungszeit des Puffers mit der DLL gesteuert, wodurch eine Änderung in einer externen Stromzuführungsspannung oder Temperatur, wenn überhaupt, verfolgt wird, so dass es möglich ist, eine konstante Verzögerungszeit der Taktleitung aufrechtzuerhalten.
Als nächstes wird unter Bezugnahme auf 3 die Konfiguration des Hauptpfadpuffers und des Umkehrpfadpuffers erläutert werden.
3 zeigt Schaltungsdiagramme von Konfigurationsbeispielen des Puffers (einschließlich sowohl des Hauptpfadpuffers 24 als auch des Umkehrpfadpuffers 27), wobei (a) eine einzelne vereinfachte Schaltung zeigt, (b) eine einzelne Verzögerungsschaltung zeigt und (c) eine andere Verzögerungsschaltung zeigt. Zudem können die Puffer aus irgendeinem von (a), (b) und (c) in 3 aufgebaut sein.
Die einzelne vereinfachte Verzögerungsschaltung weist ein P-Kanal-MOSFET und ein N-Kanal-MOSFET auf, wie es in 3(a) gezeigt ist.
Der Drain-Anschluss des N-Kanal-MOSFET ist mit dem Source-Anschluss des P-Kanal-MOSFET verbunden. Der Source-Anschluss des N-Kanal-MOSFET ist geerdet und an den Drain-Anschluss des P-Kanal-MOSFET wird eine bestimmte Spannung angelegt. Darüber hinaus wird in den Gate-Anschluss des P-Kanal-MOSFET BIASP eingegeben und in den Gate-Anschluss des N-Kanal-MOSFET wird ein Signal (ein Takt in einem Taktpfad, Daten in einem Datenpfad) eingegeben (In). Dann wird ein Signal (ein Takt im Taktpfad, Daten im Datenpfad), verzögert gemäß dem BIASP, aus einem Anschlusspunkt zwischen dem Drain-Anschluss des N-Kanal-MOSFET und dem Source-Anschluss des P-Kanal-MOSFET ausgegeben (Out).
Die einzelne Verzögerungsschaltung weist zwei P-Kanal-MOSFETs und zwei N-Kanal-MOSFETs auf, wie es in 3(b) gezeigt ist.
Der Source-Anschluss des ersten P-Kanal-MOSFET ist mit dem Drain-Anschluss des zweiten P-Kanal-MOSFET verbunden. Der Source-Anschluss des zweiten P-Kanal-MOSFET ist mit dem Drain-Anschluss des ersten N-Kanal-MOSFET verbunden. Der Source-Anschluss des ersten N-Kanal-MOSFET ist mit dem Drain-Anschluss des zweiten N-Kanal-MOSFET verbunden. Darüber hinaus ist der Source-Anschluss des zweiten N-Kanal-MOSFET geerdet und an den Drain-Anschluss des ersten P-Kanal-MOSFET wird eine bestimmte Spannung angelegt. Darüber hinaus wird in den Gate-Anschluss des ersten P-Kanal-MOSFET BIASPx eingegeben und in den Gate-Anschluss des zweiten N-Kanal-MOSFET wird BIASNx eingegeben. In den Gate-Anschluss des zweiten P-Kanal-MOSFET und in den Gate-Anschluss des zweiten P-Kanal-MOSFET wird ein Signal (ein Takt in einem Taktpfad, Daten in einem Datenpfad) eingegeben (In). Dann wird ein Signal (ein Takt im Taktpfad, Daten im Datenpfad), verzögert gemäß dem BIASPx und dem BIASNx, aus einem Anschlusspunkt zwischen dem Source-Anschluss des zweiten P-Kanal-MOSFET und dem Drain-Anschluss des ersten N-Kanal-MOSFET ausgegeben (Out).
Das heißt, die einzelne Verzögerungsschaltung weist eine Konfiguration auf, bei der in der Mitte ein CMOS-Inverter vorgesehen ist und an beiden Seiten des CMOS-Inverters Stromquellen vorgesehen sind.
Die Differentialverzögerungsschaltung ist eine Kombination aus zwei einzelnen vereinfachten Verzögerungsschaltungen, wobei die Source-Anschlüsse der N-Kanal-MOSFETs miteinander verbunden sind und wobei an die Drain-Anschlüsse des P-Kanal-MOSFETs eine bestimmte Spannung angelegt wird, wie es in 3(c) gezeigt ist. Darüber hinaus ist der Drain-Anschluss eines dritten N-Kanal-MOSFET mit einem Punkt verbunden, an dem die Source-Anschlüsse der N-Kanal-MOSFETs miteinander verbunden sind, und der Source-Anschluss des dritten N-Kanal-MOSFET ist geerdet.
Darüber hinaus werden in die Gate-Anschlüsse der N-Kanal-MOSFETs der zwei einzelnen vereinfachten Verzögerungsschaltungen Signale (INP an einer Seite, INN an der anderen Seite) eingegeben und an die Gate-Anschlüsse der P-Kanal-MOSFETs der einzelnen vereinfachten Verzögerungsschaltungen wird ein Signal (BIASPx oder Vss) eingegeben.
Dann wird ein Signal Q aus einem der zwei einzelnen vereinfachten Verzögerungsschaltungen ausgegeben und aus dem anderen wird ein Signal XQ ausgegeben.
Hier wird die Operation der einzelnen Verzögerungsschaltung weiter erläutert.
Wenn der Inverter in der Mitte dieser einzelnen Verzögerungsschaltung den Übergang zu Hi macht, läuft ein Strom von einer Hi-seitigen Stromquelle (dem ersten P-Kanal-MOSFET) derart zu einer Last (Out), dass eine Ladekapazität aufgeladen wird. Demgegenüber wird, wenn der Inverter den Übergang zu einer Low-Seite macht, der Strom dann von der Lastseite an die Stromquellenseite freigegeben, um den Übergang zu machen. Diese laufenden Ströme werden durch die mit beiden Seiten der einzelnen Verzögerungsschaltung verbundenen MOSFETs als eine Stromquelle verwendet und werden so gesteuert, dass die Ströme sowohl beim Laden als auch beim Entladen laufen.
Eine bestimmte Art der Vorspannungserzeugungsquelle ist mit der Quelle des Stroms verbunden und die Stromquelle ist durch einen Stromspiegel mit einem Transistor an der letzten Stufe der Vorspannungserzeugungsquelle verbunden. Infolge der Stromspiegelverbindung wird der durch einen Vorspannungsgenerator gelaufene Strom gespiegelt und jeder Strom wird gespiegelt. Somit sind alle diese Transistoren durch die Ströme nahe diesem Vorspannungsstrom beschränkt und der Strom mit dem die Ladekapazität aufgeladen wird, wird gesteuert, wenn jeder Puffer den Übergang macht.
Als nächstes wird das Halbleitertestgerät der vorliegenden Erfindung beschrieben werden.
Das Halbleitertestgerät der vorliegenden Erfindung weist eine Konfiguration auf, die mit dem oben erwähnten Timing-Generator 1 ausgestattet ist, der die Taktverteilungsschaltung 20 aufweist. Die Konfiguration ist mit Ausnahme dieses Timing-Generators gleich zu der in 4 gezeigten Konfiguration.
Wenn der Timing-Generator der vorliegenden Erfindung auf diese Weise verwendet wird, ist es möglich, verschiedene Hochgeschwindigkeitstests eines DUT 700 mit einem Verzögerungstakt guter Qualität laufen zu lassen, der auf der Grundlage des Takts erzeugt wird, der keine Störungen aufweist. Dies kann die Genauigkeit eines Halbleitertests steigern.
Während oben das bevorzugte Ausführungsbeispiel des Timing-Generators und des Halbleitertestgeräts der vorliegenden Erfindung beschrieben worden ist, sollte es sich von selbst verstehen, dass der Timing-Generator und das Halbleitertestgerät gemäß der vorliegenden Erfindung nicht exklusiv auf das oben beschriebene Ausführungsbeispiel beschränkt ist und innerhalb des Umfangs der Erfindung verschiedene Modifikationen angefertigt werden können.
Beispielsweise wird beim obigen Beispiel die DLL als die Vorspannungserzeugungseinheit verwendet, aber die Vorspannungserzeugungseinheit ist nicht auf die DLL beschränkt, solange die Schaltung ein Signal ausgeben kann, das den Puffern ein gleiches Potential bereitstellt.
Industrielle Anwendbarkeit
Die vorliegende Erfindung betrifft eine Technik zum Vermindern von Steuern eines Takts in einer Taktverteilungsschaltung und ist deshalb auf einen Timing-Generator anwendbar, der mit der Taktverteilungsschaltung ausgestattet ist, ein Halbleitertestgerät und andere Geräte.
Zusammenfassung:
Bei Verteilung eines Takts wird ein operationsabhängiger Stromverbrauch (Gleichstromkomponente) und Störungen, die von einer Taktverteilungsschaltung selbst erzeugt werden, vermindert und ein auf die Taktverteilung zurückzuführender Versatz kann vermindert werden. Eine Taktverteilungsschaltung 20 zur Verteilung des Takts auf Timing-Erzeugungsabschnitte 10-1 bis 10-n weist einen mit einem Hauptpfadpuffer 24 verbundenen Takthauptpfad 21 und einen mit einem Umkehrpfadpuffer 27 verbundenen Taktumkehrpfad 26 auf. Eine Ladekapazität des Hauptpfadpuffers 24 ist gleich der des Umkehrpfadpuffers 27. Vorspannungen der Puffer haben das gleiche Potential und werden durch eine Verzögerungsregelkreisschaltung 30 erzeugt. Eine Fortpflanzungsverzögerungszeit der Taktverteilungsschaltung wird so gesteuert, dass sie ein ganzzahliges Vielfaches einer Taktperiode sind.

1: Timing-Generator
10-1 bis 10n: Timing-Erzeugungsabschnitte
11: logische variable Verzögerungsschaltung
12: analoge variable Verzögerungsschaltung
20: Taktverteilungsschaltung
21: Takthauptpfad
22: Taktnebenpfad
23: Taktnebenpunkt
24: Hauptpfadpuffer
25: Takteingabeanschluss
26: Taktumkehrpfad
27: Umkehrpfadpuffer
28: Vorspannungspfad
30: Verzögerungsregelkreisschaltung (DLL)
31: Phasenvergleicher
32: Zähler
33: DA-Wandler

ZITATE ENTHALTEN IN DER BESCHREIBUNG
Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
Zitierte Patentliteratur

- JP 2001-235521 [0039]
- JP 8-94725 [0039]

Claims

Timing-Generator, umfassend: eine, zwei oder mehrere Timing-Erzeugungsabschnitte, die ein Datensignal mit einem bestimmten Verzögerungsbetrag versehen, um das Signal auszugeben, und eine Taktverteilungsschaltung, die einen Takt auf diese Timing-Erzeugungsabschnitte verteilt, wobei die Taktverteilungsschaltung folgendes enthält: einen Takthauptpfad, der den Takt überträgt, einen Taktumkehrpfad, der den durch diesen Takthauptpfad übertragenen Takt zurückführt, und eine Vorspannungserzeugungsschaltung, die einen übertragenen Takt, der in den Takthauptpfad eingegeben wird, und einen zurückgeführten Takt, der aus dem Taktumkehrpfad zurückgeführt wird, aufnimmt, wobei der Takthauptpfad einen Hauptpfadpuffer aufweist, der den zu übertragenden Takt mit einem bestimmten Verzögerungsbetrag versieht, der Taktumkehrpfad einen Umkehrpfadpuffer aufweist, der den zurückzuführenden Takt mit einem bestimmten Verzögerungsbetrag versieht, eine Ladekapazität des Hauptpfadpuffers gleich der des Umkehrpfadpuffers ist, die Vorspannungserzeugungsschaltung so konfiguriert ist, dass sie eine Vorspannung erzeugt, die dem Hauptpfadpuffer und dem Umkehrpfadpuffer ein gleiches Potential bereitstellt und dann die Vorspannung an den Hauptpfadpuffer und den Umkehrpfadpuffer sendet.
Timing-Generator nach Anspruch 1, wobei die Vorspannungserzeugungsschaltung eine Verzögerungsregelkreisschaltung aufweist und diese Verzögerungsregelkreisschaltung den übertragenen Takt, der in den Takthauptpfad eingegeben wird, und den zurückgeführten Takt, der aus dem Taktumkehrpfad zurückgeführt wird, aufnimmt, um die Vorspannung auf der Grundlage des übertragenen Takts und des zurückgeführten Takts.
Timing-Generator nach Anspruch 1 oder 2, wobei der Hauptpfadpuffer und der Umkehrpfadpuffer eine Vielzahl von kaskadierten Puffern aufweisen, die mit einer Stromquelle einen Betrag eines Stroms steuern, um die Ladekapazität aufzuladen.
Halbleitertestgerät, umfassend: einen Periodengenerator, der auf der Grundlage eines eingegebenen Referenztakts Periodendaten ausgibt; einen Mustergenerator, der auf der Grundlage der Periodendaten ein Testmustersignal und ein Erwartungsmustersignal ausgibt; einen Timing-Generator, in den der Referenztakt, die Periodendaten und das Testmustersignal eingegeben werden, um ein formatiertes Taktsignal und ein Vergleichstaktsignal auszugeben; einen Signalformformatierer, der das formatierte Taktsignal formatiert, um ein formatiertes Mustersignal auszugeben und an ein Halbleiterbauelement zu senden; und eine Logikvergleichsschaltung, die auf der Grundlage des Vergleichstaktsignals eine Antwortausgabe des Halbleiterbauelements mit dem Erwartungsmustersignal vergleicht, wobei der Timing-Generator einen Timing-Generator nach einem der Ansprüche 1 bis 3 umfasst.