JP2001298325A - 発振回路 - Google Patents

Abstract

(57)【要約】 【課題】 複数個の帰還inverterと帰還抵抗を自動的に
切り替え、所望の発振周波数を得るための条件を決め、
さらに複数存在する条件の中からもっとも安定した条件
を探し出せる優れた発振回路を提供する。 【解決手段】 期待発振周波数とキャプチャレジスタＢ
及び期待発振周波数の値を比較して一致すればコントロ
ーラ３０に対して一致信号を通知する比較器Ｂと複数個
の帰還inverter及び複数個の帰還抵抗を並列に配置し、
それぞれに１対１対応した複数個のスイッチでON/OFFで
きる構成になっている発振回路と発振回路の複数個のス
イッチのON/OFFを決定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、発振回路を内蔵す
る半導体装置で使用され、入出力１組の発振端子で、外
部の発振子により低速発振から高速発振まで安定した発
振を起こさせることができる発振回路に関する。

【０００２】

【従来の技術】従来の発振回路は、入出力１組の発振端
子では発振できる周波数に範囲の制限があり、１種類の
発振端子では低速発振から高速発振までを安定して発振
させることができないため、低速発振用端子、高速発振
用端子等の複数個の発振端子を搭載する必要があった。

【０００３】図４は従来の発振回路のブロック図を示
す。

【０００４】同図において、低速発振用帰還inverter１
と低速発振用帰還抵抗２は並列に接続され、低速発振用
帰還inverter１の入力側は低速発振用入力端子３に接続
され、低速発振用帰還inverter１の出力側は低速発振用
出力端子４に接続されている。低速発振用発振子５は低
速発振用入力端子３及び低速発振用出力端子４間に接続
され、低速発振用入力端子３はコンデンサＡ６を通して
接地され、同様に低速発振用出力端子４はコンデンサＢ
７を通して接地される。

【０００５】同様に、高速発振用帰還inverter８と高速
発振用帰還抵抗９は並列に接続され、高速発振用帰還in
verter８の入力側は高速発振用入力端子１０に接続さ
れ、高速発振用帰還inverter８の出力側は高速発振用出
力端子１１に接続されている。高速発振用発振子１２は
高速発振用入力端子１０及び高速発振用出力端子１１間
に接続され、高速発振用入力端子１０はコンデンサＡ１
３を通して接地され、同様に高速発振用出力端子１１は
コンデンサＢ１４を通して接地される。

【０００６】以上の構成を持つ従来の発振回路について
説明する。

【０００７】低速発振用発振子５を所望の発振周波数で
発振させるには、その発振周波数にあった低速発振用帰
還inverter１の帰還inverter能力値と低速発振用帰還抵
抗２の帰還抵抗値が必要である。これらの帰還inverter
能力値、帰還抵抗値は目的の半導体装置を作りあげる段
階で固定されるため、発振周波数を変更するためには、
通常、別の帰還inverter能力値、帰還抵抗値を持った別
の発振回路を搭載する必要があった。高速発振用帰還in
verter８と高速発振用帰還抵抗９を持った高速発振用入
力端子１０及び高速発振用出力端子１１は、この理由の
ために存在する。

【０００８】

【発明が解決しようとする課題】しかしながら、上記従
来の構成では、目的の半導体装置上に複数の発振回路を
搭載する必要があり、半導体装置のチップ面積が大きく
なり、また端子数の増大、消費電力の増大、半導体装置
の実装面積の増大、半導体装置を製造するためのコスト
の増大などの問題があった。

【０００９】本発明は上記従来の問題点を解決するもの
で、１種類の発振回路で、低速発振から高速発振までを
安定して発振させ、半導体装置内にクロック供給するこ
とを目的としている。

【００１０】

【課題を解決するための手段】上記目的を達成するため
に、本発明の発振回路は、複数個の帰還inverterと複数
個の帰還抵抗を備え、半導体装置内部に搭載された初期
基準クロックにより動作するコントローラがこれら複数
個の帰還inverterと複数個の帰還抵抗を順次切り替え、
安定して発振する帰還inverter能力値と帰還抵抗値を自
動的に選択することにより、１つの発振回路で低速発振
から高速発振まで対応する発振回路を提供することを目
的とする。

【００１１】

【発明の実施の形態】以下、本発明の一実施形態につい
て、図１を用いて説明する。

【００１２】図１は本発明の一実施形態についてのブロ
ック図である。２０は発振回路２７が発振を開始する前
に本発明の各ブロックを動作させる基準クロックとして
常に固定周波数のクロックを単体で生成することができ
る初期基準クロック生成器である。２１は前記初期基準
クロック生成器２０から出力されるクロックを常にカウ
ントアップし続ける十分なビット幅を持つカウンタＡ
で、発振回路２７から出力される発振周波数のエッジに
同期してクリアされる。２２は前記カウンタＡ２１の値
を発振回路２７から出力されるクロックのエッジに同期
して取り込むキャプチャレジスタＡである。２３は前記
キャプチャレジスタＡ２２の値を発振回路２７から出力
されるクロックのエッジに同期して取り込むキャプチャ
レジスタＢである。２４は前記キャプチャレジスタＡ２
２及び前記キャプチャレジスタＢ２３の値を比較し、一
致すれば一致信号をコントローラ３０に通知する比較器
Ａである。２５は所望の発振周波数を示しているレジス
タもしくは半導体装置の外部端子からの直接入力値もし
くは別に内蔵されたＲＯＭの固定番地の値である期待発
振周波数である。２６は前記キャプチャレジスタＢ２３
及び前記期待発振周波数２５の値を比較して一致すれば
コントローラ３０に対して一致信号を通知する比較器Ｂ
である。２７は複数個の帰還inverter及び複数個の帰還
抵抗を並列に配置し、それぞれに１対１対応した複数個
のスイッチでON/OFFできる構成になっている発振回路で
ある。２８は前記発振回路２７の複数個のスイッチのON
/OFFを決定するカウンタＢであり、コントローラ３０か
らのカウントアップパルスによりカウントアップを行
う。２９は前記比較器２６Ｂがコントローラ３０に対し
て一致信号を通知した際、そのときの前記カウンタＢ２
８の値を記憶するバッファメモリである。３０は本発明
の各ブロックの制御を行うコントローラである。

【００１３】以上のように構成された本実施形態の発振
回路について、以下その動作を説明する。

【００１４】まず、初期基準クロック生成器２０から出
力されるクロックはコントローラ３０に入力され、本実
施形態の各ブロックの動作シーケンスを制御する基準ク
ロックとなる。コントローラ３０は初期値０のカウンタ
Ｂ２８にカウントアップパルスを出力し、発振回路２７
の複数個ある帰還inverter及び帰還抵抗の１つをON状態
にする。カウンタＢ２８はコントローラ３０によりカウ
ントアップされるが、その各ビットに発振回路２７の複
数個ある帰還inverterおよび帰還抵抗のスイッチが１対
１対応しており、各ビットが１になるとON、０になるとO
FF状態になる。カウンタＢ２８が０からカウントをはじ
め、全ビットが１になるまでカウントアップを行うこと
により、すべての帰還inverter及び帰還抵抗の組み合わ
せが実現できることになる。また、同時に初期基準クロ
ック生成器２０から出力されるクロックはカウンタＡ２
１に入力される。カウンタＡ２１は十分なビット幅を持
つフリーカウンタであり、発振回路２７からクロックの
エッジが入力されるまで常にカウントアップを続ける。
カウンタＡ２１がオーバーフローした場合、発振回路２
７から正常な発振パルスを検出できないと見なし、コン
トローラ３０にカウンタＢ２８に対してカウントアップ
パルスを出力するように通知する。発振回路２７からの
クロックのエッジが入力されるとカウンタＡ２１は０に
クリアされる。この動作により、カウンタＡ２１には発
振回路２７から出力されるクロック毎の１サイクル分の
時間が計測されることになる。同時にキャプチャレジス
タＡ２２は発振回路２７からのクロックのエッジでカウ
ンタＡ２１の値を取り込む。これによりキャプチャレジ
スタＡ２２には１サイクル前の発振回路２７から出力さ
れるクロックの発振周波数が記憶される。次にキャプチ
ャレジスタＢ２３に発振回路２７からのクロックのエッ
ジでキャプチャレジスタＡ２２の値を取り込む。これに
より、キャプチャレジスタＢ２３には２サイクル前の発
振回路２７から出力されるクロックの発振周波数が記憶
される。比較器Ａ２４はキャプチャレジスタＡ２２及び
キャプチャレジスタＢ２３の値を常に比較し、一致すれ
ば一致信号をコントローラ３０に通知する。これによ
り、発振が安定したことをコントローラ３０は認識する
ことができる。比較器Ｂ２６は期待発振周波数２５が出
力する期待発振周波数とキャプチャレジスタＢ２３の値
を比較し、一致すれば一致信号をコントローラ３０に通
知する。コントローラ３０は比較器Ａ２４の一致信号が
検出され、比較器Ｂ２６の一致信号が検出された場合、
所望の発振周波数で発振回路２７が発振していると見な
し、バッファメモリ２９にカウンタＢ２８の値を記憶
し、カウンタＢ２８に対してカウントアップパルスを出
力する。比較器Ａ２４の一致信号が通知され、比較器Ｂ
２６の一致信号が通知されない場合、発振回路２７は所
望の発振周波数で発振していないものと見なし、カウン
タＢ２８にカウントアップパルスのみを出力する。カウ
ンタＢ２８の各ビットがすべて１になるまで上記の動作
を繰り返す。最後にコントローラ３０はバッファメモリ
２９の内容を確認し、発振回路２７が連続して所望の発
振周波数で発振しているカウンタＢ２８の値の範囲を探
し、その範囲の真中の値をカウンタＢ２８に設定するこ
とにより、最も安定して発振する帰還inverter及び帰還
抵抗を選択することができる。その後コントローラ３０
は初期基準クロック生成器２０の動作を停止させる。

【００１５】次に図２を用いて、初期基準クロックを生
成する手段としての一実施形態を説明する。

【００１６】４０は電源に接続された第１の抵抗であ
る。４１は接地された第１の容量である。前記第１の抵
抗４０と前記第１の容量４１で充電回路を形成してい
る。同様に、４３は電源に接続された第２の抵抗であ
る。４４は接地された前記第１の容量４１より容量が小
さい第２の容量である。前記第２の抵抗４３と前記第２
の容量４４でもう１つの充電回路を形成している。４２
は前記第１の抵抗４０と前記第１の容量４１間に充電さ
れた電荷を放電するための第１のＮｃｈトランジスタで
ある。４５は前記第２の抵抗４３と前記第２の容量４４
間に充電された電荷を放電するための第２のＮｃｈトラ
ンジスタである。４６は前記第１の容量４１の上昇電圧
を検出し、前記第１の容量４１および前記第２の容量４
４を放電するための第１のシュミットbufferである。４
７は発振回路２７が安定して動作を開始した後、本初期
基準クロック生成器の動作を止めるＰｃｈトランジスタ
である。４８は前記第１の容量４１の上昇電圧を検出し
Ｈレベルを出力する第２のシュミットbufferである。

【００１７】以上のように構成された本実施形態の初期
基準クロック生成器について、以下その動作を図３を用
いて説明する。

【００１８】図３のＣ１の波形は第１の容量の充電状態
を表している。Ｃ２は第２の容量の充電状態を表してい
る。Ｖｔはシュミットbuffer４６及びシュミットbuffer
４８のシュレショルド電圧である。

【００１９】まず、第２の容量の充電が始まり、Ｖｔを
越えるとシュミットbuffer４８の出力がＬレベルからＨ
レベルに上がる。次に第１の容量の充電がＶｔを越えシ
ュミットbuffer４６の出力をＨレベルにすることによ
り、第１のＮｃｈトランジスタ４２及び第２のＮｃｈト
ランジスタ４５をＯＮにし、第１の容量４１及び第２の
容量４４を放電させる。これによりシュミットbuffer４
８の出力はＬレベルに下がる。上記動作を繰り返すこと
により、固定周波数で発振する初期基準クロック生成器
が実現する。また、発振禁止時は、発振禁止信号をＰｃ
ｈトランジスタに入力することにより、本初期基準クロ
ック発生器の動作を停止することができる。

【００２０】

【発明の効果】本発明は、複数個の帰還inverterと帰還
抵抗を自動的に切り替え、所望の発振周波数を得るため
の条件を決め、さらに複数存在する条件の中からもっと
も安定した条件を探し出せる優れた発振回路を実現する
ものである。

【図面の簡単な説明】

【図１】本発明の一実施形態における発振回路のブロッ
ク図

【図２】本発明の一実施形態における初期基準クロック
生成器のブロック図

【図３】本発明の一実施形態における初期基準クロック
生成器のタイミングチャート

【図４】従来の発振回路のブロック図

【符号の説明】

１ 低速発振用帰還inverter ２ 低速発振用帰還抵抗 ３ 低速発振用入力端子 ４ 低速発振用出力端子 ５ 低速発振用発振子 ６ コンデンサＡ ７ コンデンサＢ ８ 高速発振用帰還inverter ９ 高速発振用帰還抵抗 １０ 高速発振用入力端子 １１ 高速発振用出力端子 １２ 高速発振用発振子 １３ コンデンサＡ １４ コンデンサＢ ２０ 初期基準クロック生成器 ２１ カウンタＡ ２２ キャプチャレジスタＡ ２３ キャプチャレジスタＢ ２４ 比較器Ａ ２５ 期待発振周波数 ２６ 比較器Ｂ ２７ 発振回路 ２８ カウンタＢ ２９ バッファメモリ ３０ コントローラ ４０ 第１の抵抗 ４１ 第１の容量 ４２ 第１のＮｃｈトランジスタ ４３ 第２の抵抗 ４４ 第２の容量 ４５ 第２のＮｃｈトランジスタ ４６ 第１のシュミットbuffer ４７ Ｐｃｈトランジスタ ４８ 第２のシュミットbuffer

Claims (5)

【特許請求の範囲】
1. 【請求項１】 半導体装置に内蔵される発振回路におい
   て、初期基準クロックを生成する手段と、上記初期基準
   クロックをカウントし、そのカウント値により発振回路
   の発振周波数を検知する手段と、上記発振回路の帰還in
   verterの能力及び帰還抵抗値をそれぞれ複数段階に切り
   替える手段と、上記発振回路が所望の周波数で安定して
   動作していることを確認する手段と、上記初期基準クロ
   ックを生成する手段及び上記発振回路の発振周波数を検
   知する手段及び上記発振回路の帰還inverterの能力及び
   帰還抵抗値をそれぞれ複数段階に切り替える手段及び上
   記発振回路が所望の周波数で安定して動作していること
   を確認する手段を制御するコントローラを備えた発振回
   路。
2. 【請求項２】 初期基準クロックを生成する手段とし
   て、電源に接続された第１、第２の抵抗及び接地された
   第１、第２の容量をそれぞれ直列に接続した第１、第２
   の充電回路と、上記第１、第２の抵抗及び第１、第２の
   容量間に、容量に充電された電荷を放電するための第
   １、第２のスイッチと、上記第２の充電回路の上昇電圧
   を検出しＨレベルを出力するシュミットbufferと、第１
   の充電回路の上昇電圧を検出し、上記第１、第２の充電
   回路の上記第１、第２の容量に充電された電荷を放電す
   るためのシュミットbufferと、発振禁止時に上記第１、
   第２の充電回路に充電されないようにする第３のスイッ
   チを備える請求項１記載の発振回路。
3. 【請求項３】 発振回路の発振周波数を検知する手段と
   して、請求項２記載の初期基準クロックでカウントアッ
   プし、上記発振回路の出力クロックのエッジで０にクリ
   アされるカウンタと、上記発振回路の出力クロックのエ
   ッジで上記カウンタの値を取り込む第１のキャプチャレ
   ジスタと、上記発振回路の出力クロックのエッジで上記
   第１のキャプチャレジスタの値を取り込む第２のキャプ
   チャレジスタと、第１、第２のキャプチャレジスタの内
   容を比較し、発振回路の発振周波数が一致安定したこと
   を確認する比較器を備えた請求項１記載の発振回路。
4. 【請求項４】 発振回路の帰還inverterの能力及び帰還
   抵抗値を複数段階に切り替える手段として、請求項１記
   載のコントローラから出力される信号をカウントアップ
   するカウンタと、上記カウンタの各ビットの状態に１対
   １対応してON/OFFできる複数個のスイッチと、上記複数
   個のスイッチによりON/OFFできる複数個並列に接続され
   た発振回路の帰還inverterと、上記複数個のスイッチに
   よりON/OFFできる複数個並列に接続された発振回路の帰
   還抵抗を備えた請求項１記載の発振回路。
5. 【請求項５】 発振回路が所望の周波数で安定して動作
   していることを確認する手段として、請求項３記載の第
   ２のキャプチャレジスタの内容と所望の発振周波数に対
   応する請求項３記載のカウンタのカウンタ値を比較する
   比較器と、上記比較器の結果が所望の発振周波数である
   場合、その時の請求項４記載のカウンタの値を記憶する
   バッファメモリを備えた請求項１記載の発振回路。