JP2001292027A - 発振回路制御装置 - Google Patents
発振回路制御装置Info
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- JP2001292027A JP2001292027A JP2000107574A JP2000107574A JP2001292027A JP 2001292027 A JP2001292027 A JP 2001292027A JP 2000107574 A JP2000107574 A JP 2000107574A JP 2000107574 A JP2000107574 A JP 2000107574A JP 2001292027 A JP2001292027 A JP 2001292027A
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- Japan
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- oscillation
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- Oscillators With Electromechanical Resonators (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 発振周波数を変更するために初期基準クロッ
ク、周波数比較カウンタ、キャプチャレジスタ、比較回
路で構成する最小限ハードの発振制御回路で安定した移
行を実現する。 【解決手段】 初期基準クロック１０をカウントする周
波数比較カウンタ３１と現在発振している周波数のカウ
ンタ値を取り込むキャプチャレジスタA３２、期待する
周波数のカウンタ値を取り込むキャプチャレジスタB３
３とキャプチャレジスタA-B３４と周波数比較値３５を
比較器３６で比較し、複数回一致した場合に複数回一致
回路３８により期待している周波数で安定して発振して
いると検知する発振制御回路。
ク、周波数比較カウンタ、キャプチャレジスタ、比較回
路で構成する最小限ハードの発振制御回路で安定した移
行を実現する。 【解決手段】 初期基準クロック１０をカウントする周
波数比較カウンタ３１と現在発振している周波数のカウ
ンタ値を取り込むキャプチャレジスタA３２、期待する
周波数のカウンタ値を取り込むキャプチャレジスタB３
３とキャプチャレジスタA-B３４と周波数比較値３５を
比較器３６で比較し、複数回一致した場合に複数回一致
回路３８により期待している周波数で安定して発振して
いると検知する発振制御回路。
Description
【０００１】
【発明の属する技術分野】本発明は、発振回路を内蔵す
る半導体装置で使用され、期待周波数を変更時に発振回
路のinverter能力と帰還抵抗値を切り替え、最小限ハー
ド、最適な時間で移行可能でなおかつ安定した発振を検
知する発振制御回路。
る半導体装置で使用され、期待周波数を変更時に発振回
路のinverter能力と帰還抵抗値を切り替え、最小限ハー
ド、最適な時間で移行可能でなおかつ安定した発振を検
知する発振制御回路。
【０００２】
【従来の技術】以下、従来の実施形態について、図１、
図２を用いて説明する。
図２を用いて説明する。
【０００３】図１は従来の実施形態についての発振回路
ブロック図である。
ブロック図である。
【０００４】図２は前記記載図１の発振制御回路１１の
内部ブロック図である。
内部ブロック図である。
【０００５】２１は前記初期基準クロック生成器１０か
ら出力されるクロックを常にカウントアップし続ける十
分なビット幅を持つカウンタ１で２２は前記カウンタ１
２１の値を発振回路１２から出力されるクロックのエ
ッジに同期して取り込むキャプチャレジスタ１である。
２３は期待発振周波数設定レジスタ１である。２４は比
較器１で前記キャプチャレジスタ１ ２２と前記期待発
振周波数設定レジスタ１ ２３の値を比較し、一致すれ
ば比較器一致信号１ ２９をコントローラ１３と周辺ブ
ロック１４に通知する。キャプチャレジスタ２ ２５、
期待値周波数設定レジスタ２ ２６、比較器２ ２７も同
様な動作をする。
ら出力されるクロックを常にカウントアップし続ける十
分なビット幅を持つカウンタ１で２２は前記カウンタ１
２１の値を発振回路１２から出力されるクロックのエ
ッジに同期して取り込むキャプチャレジスタ１である。
２３は期待発振周波数設定レジスタ１である。２４は比
較器１で前記キャプチャレジスタ１ ２２と前記期待発
振周波数設定レジスタ１ ２３の値を比較し、一致すれ
ば比較器一致信号１ ２９をコントローラ１３と周辺ブ
ロック１４に通知する。キャプチャレジスタ２ ２５、
期待値周波数設定レジスタ２ ２６、比較器２ ２７も同
様な動作をする。
【０００６】前記キャプチャレジスタ１ ２２、前記キ
ャプチャレジスタ２ ２５、前記期待値発振周波数１ ２
３、前記期待値発振周波数２ ２６、前記比較器１ ２
４、前記比較器２ ２７は、カウンタ１ ２１の十分なビ
ット幅と同一のビット幅が必要である。以上のように構
成された従来の実施形態の発振回路について、以下その
動作を説明する。
ャプチャレジスタ２ ２５、前記期待値発振周波数１ ２
３、前記期待値発振周波数２ ２６、前記比較器１ ２
４、前記比較器２ ２７は、カウンタ１ ２１の十分なビ
ット幅と同一のビット幅が必要である。以上のように構
成された従来の実施形態の発振回路について、以下その
動作を説明する。
【０００７】まず、初期基準クロック生成器１０から出
力されるクロックはコントローラ１３に入力され、本実
施形態の各ブロックの動作シーケンスを制御する基準ク
ロックとなる。コントローラ１３は発振回路１２の複数
個ある帰還inverter及び帰還抵抗の１つをON状態にす
る。各ビットに発振回路１２の複数個ある帰還inverter
および帰還抵抗のスイッチが１対１で対応しており、各
ビットが１になるとON,０になるとOFF状態になる。初期
基準クロック１０から出力されるクロックはカウンタ１
２１に入力される。カウンタ１ ２１は十分なビット幅
を持つフリーカウンタであり、発振回路１２からクロッ
クのエッジが入力されるまで常にカウントアップを続け
る。カウンタ１ ２１がオーバーフローした場合、発振
回路１２から正常な発振パルスを検出できないと見な
す。発振回路１２から正常な発振パルスが検出された場
合、発振回路１２からのクロックのエッジでキャプチャ
レジスタ１ ２２の値を取り、比較器１ ２４はキャプチ
ャレジスタ１ ２２と期待値発振周波数１ ２３の値を常
に比較し、一致すれば比較器一致信号１ ２９をコント
ローラ１３に通知する。これにより、発振が安定したこ
とをコントローラ１３は認識することができる。
力されるクロックはコントローラ１３に入力され、本実
施形態の各ブロックの動作シーケンスを制御する基準ク
ロックとなる。コントローラ１３は発振回路１２の複数
個ある帰還inverter及び帰還抵抗の１つをON状態にす
る。各ビットに発振回路１２の複数個ある帰還inverter
および帰還抵抗のスイッチが１対１で対応しており、各
ビットが１になるとON,０になるとOFF状態になる。初期
基準クロック１０から出力されるクロックはカウンタ１
２１に入力される。カウンタ１ ２１は十分なビット幅
を持つフリーカウンタであり、発振回路１２からクロッ
クのエッジが入力されるまで常にカウントアップを続け
る。カウンタ１ ２１がオーバーフローした場合、発振
回路１２から正常な発振パルスを検出できないと見な
す。発振回路１２から正常な発振パルスが検出された場
合、発振回路１２からのクロックのエッジでキャプチャ
レジスタ１ ２２の値を取り、比較器１ ２４はキャプチ
ャレジスタ１ ２２と期待値発振周波数１ ２３の値を常
に比較し、一致すれば比較器一致信号１ ２９をコント
ローラ１３に通知する。これにより、発振が安定したこ
とをコントローラ１３は認識することができる。
【０００８】次に期待する発振周波数を切り替えるため
には、キャプチャレジスタ２ ２５、期待値発振周波数
２ ２６、比較器２ ２７を上記の動作と同様に使用し、
比較器一致信号２ ２８により、コントローラ１３は発
振が安定していることを検知する。最後に発振が安定し
ている間のみ周辺ブロック１４にクロックを供給する。
その後コントローラ１３はストップ制御信号により初期
基準クロック生成器１０の動作を停止させる。
には、キャプチャレジスタ２ ２５、期待値発振周波数
２ ２６、比較器２ ２７を上記の動作と同様に使用し、
比較器一致信号２ ２８により、コントローラ１３は発
振が安定していることを検知する。最後に発振が安定し
ている間のみ周辺ブロック１４にクロックを供給する。
その後コントローラ１３はストップ制御信号により初期
基準クロック生成器１０の動作を停止させる。
【０００９】
【発明が解決しようとする課題】従来例では、初期基準
クロックをカウントするカウンタ、キャプチャレジス
タ、期待する周波数を格納するレジスタ、キャプチャレ
ジスタと期待する周波数を格納するレジスタを比較する
比較器において十分なビット幅を持つ必要があり、回路
規模が増大する。またビット幅が大きいので安定した周
波数検知が困難である。
クロックをカウントするカウンタ、キャプチャレジス
タ、期待する周波数を格納するレジスタ、キャプチャレ
ジスタと期待する周波数を格納するレジスタを比較する
比較器において十分なビット幅を持つ必要があり、回路
規模が増大する。またビット幅が大きいので安定した周
波数検知が困難である。
【００１０】
【課題を解決するための手段】上記目的を解決する手段
として、ストップ制御信号を有するリングオシレータで
初期基準クロックを生成し、発振クロックの立ち上がり
エッジで上記初期基準クロックをカウントする周波数切
り替えに最低限必要なビットを有する周波数比較カウン
タと現在発振している周波数のクロックの立下りエッジ
で前記周波数比較カウンタの値を取り込むキャプチャレ
ジスタAと周波数変更時のクロックの立下りエッジで前
記周波数比較カウンタの値を取り込むキャプチャレジス
タBの構成を持つ。そしてキャプチャレジスタAからBを
減算した値を格納するレジスタと初期設定しておく周波
数比較値を比較し、周波数比較値が複数回一致した場合
に期待している周波数で発振していると検知する。これ
により、周波数の移行を最短時間で、最小限のハードで
実現することが可能となる。
として、ストップ制御信号を有するリングオシレータで
初期基準クロックを生成し、発振クロックの立ち上がり
エッジで上記初期基準クロックをカウントする周波数切
り替えに最低限必要なビットを有する周波数比較カウン
タと現在発振している周波数のクロックの立下りエッジ
で前記周波数比較カウンタの値を取り込むキャプチャレ
ジスタAと周波数変更時のクロックの立下りエッジで前
記周波数比較カウンタの値を取り込むキャプチャレジス
タBの構成を持つ。そしてキャプチャレジスタAからBを
減算した値を格納するレジスタと初期設定しておく周波
数比較値を比較し、周波数比較値が複数回一致した場合
に期待している周波数で発振していると検知する。これ
により、周波数の移行を最短時間で、最小限のハードで
実現することが可能となる。
【００１１】
【発明の実施の形態】以下、本発明の一実施形態につい
て、図３、４を用いて説明する。
て、図３、４を用いて説明する。
【００１２】図１の１２は、発振回路の内部ブロックを
示す。
示す。
【００１３】帰還インバータのバッファサイズが大きい
ものから１５、１６と配置する。また、帰還抵抗が大き
いものから１７、１８と配置する。
ものから１５、１６と配置する。また、帰還抵抗が大き
いものから１７、１８と配置する。
【００１４】コントローラ１３からの制御信号１９、２
０により、例えば高速から低速に切り替える時は、帰還
インバータのバッファサイズと帰還抵抗を下げる制御を
行う。
０により、例えば高速から低速に切り替える時は、帰還
インバータのバッファサイズと帰還抵抗を下げる制御を
行う。
【００１５】図３は図１の発振制御回路１１の内部ブロ
ックを示す。
ックを示す。
【００１６】図３において、３１は、前記初期基準クロ
ック生成器１０から出力されるクロックを発振回路１２
の立下りエッジでカウントアップする少数ビット幅を持
つ周波数比較カウンタである。３２は現在発振している
周波数を検知するため前記周波数比較カウンタ３１の値
を発振回路１２から出力されるクロックの立下りエッジ
に同期して取り込むキャプチャレジスタAである。３３
は周波数変更時に前記周波数比較カウンタ３１の値を発
振回路１２から出力されるクロックの立下りエッジに同
期して常に取り込むキャプチャレジスタBである。４０
はキャプチャレジスタAもしくはBに取り込むかを選択す
る切り替え信号である。３４はキャプチャレジスタAとB
の差を格納するレジスタである。３５は現在発振してい
る周波数から移行する周波数の半サイクルの差を格納す
る周波数比較値である。
ック生成器１０から出力されるクロックを発振回路１２
の立下りエッジでカウントアップする少数ビット幅を持
つ周波数比較カウンタである。３２は現在発振している
周波数を検知するため前記周波数比較カウンタ３１の値
を発振回路１２から出力されるクロックの立下りエッジ
に同期して取り込むキャプチャレジスタAである。３３
は周波数変更時に前記周波数比較カウンタ３１の値を発
振回路１２から出力されるクロックの立下りエッジに同
期して常に取り込むキャプチャレジスタBである。４０
はキャプチャレジスタAもしくはBに取り込むかを選択す
る切り替え信号である。３４はキャプチャレジスタAとB
の差を格納するレジスタである。３５は現在発振してい
る周波数から移行する周波数の半サイクルの差を格納す
る周波数比較値である。
【００１７】３６は前記キャプチャレジスタA-B３４と
周波数比較値３５を比較する比較器である。比較が一致
すれば一致信号をシフトレジスタ３７に転送し、一致信
号が複数回発生すれば複数回一致回路３８より複数回一
致信号３９が出力されコントローラ１３と周辺ブロック
１４に通知する。
周波数比較値３５を比較する比較器である。比較が一致
すれば一致信号をシフトレジスタ３７に転送し、一致信
号が複数回発生すれば複数回一致回路３８より複数回一
致信号３９が出力されコントローラ１３と周辺ブロック
１４に通知する。
【００１８】以上のように構成された本実施形態の発振
制御回路について、以下その動作を図１、３、４を用い
て説明する。
制御回路について、以下その動作を図１、３、４を用い
て説明する。
【００１９】まず、初期基準クロック生成器１０から出
力されるクロックはコントローラ１３に入力され、本実
施形態の各ブロックの動作シーケンスを制御する基準ク
ロックとなる。コントローラ１３は発振回路１２の複数
個ある帰還inverter及び帰還抵抗の１つをON状態にす
る。各ビットに発振回路１２の複数個ある帰還inverter
および帰還抵抗のスイッチが１対１で対応しており、各
ビットが１になるとON,０になるとOFF状態になる。すべ
ての帰還inverter及び帰還抵抗の組み合わせが実現でき
ることになる。また、同時に初期基準クロック１０から
出力されるクロックは周波数比較カウンタ３１に入力さ
れる。
力されるクロックはコントローラ１３に入力され、本実
施形態の各ブロックの動作シーケンスを制御する基準ク
ロックとなる。コントローラ１３は発振回路１２の複数
個ある帰還inverter及び帰還抵抗の１つをON状態にす
る。各ビットに発振回路１２の複数個ある帰還inverter
および帰還抵抗のスイッチが１対１で対応しており、各
ビットが１になるとON,０になるとOFF状態になる。すべ
ての帰還inverter及び帰還抵抗の組み合わせが実現でき
ることになる。また、同時に初期基準クロック１０から
出力されるクロックは周波数比較カウンタ３１に入力さ
れる。
【００２０】例として図４に示すように、現在の発振周
波数38.4MHz(1サイクル26nS)、切り替える周波数を29.4
MHz(1サイクル34nS)、前記初期基準クロック生成器１０
の1サイクルを1nSとする。
波数38.4MHz(1サイクル26nS)、切り替える周波数を29.4
MHz(1サイクル34nS)、前記初期基準クロック生成器１０
の1サイクルを1nSとする。
【００２１】周波数比較カウンタ３１は４ビット幅を持
つカウンタで実現でき、発振クロック１２の立ち上がり
エッジでカウントスタートする。現在の周波数を発振回
路１２からクロックの立ち下がりエッジで前記キャプチ
ャレジスタA３２に１３という値が格納される。周波数
を切り替え時にキャプチャレジスタ切り替え信号４０に
より、その後はキャプチャレジスタB３３に値が格納さ
れる。
つカウンタで実現でき、発振クロック１２の立ち上がり
エッジでカウントスタートする。現在の周波数を発振回
路１２からクロックの立ち下がりエッジで前記キャプチ
ャレジスタA３２に１３という値が格納される。周波数
を切り替え時にキャプチャレジスタ切り替え信号４０に
より、その後はキャプチャレジスタB３３に値が格納さ
れる。
【００２２】キャプチャレジスタB３３には発振移行期
間には１４という値が格納される。そして発振クロック
１２の立下りエッジで29.4MHzに移行時に１という値が
格納される。
間には１４という値が格納される。そして発振クロック
１２の立下りエッジで29.4MHzに移行時に１という値が
格納される。
【００２３】また周波数期待値３５には(26/2nS)/1nS-
(34/2nS-16nS)/1nS=12、複数回一致回路３８に２という
値をあらかじめ設定する。キャプチャレジスタA-B３４
の差と周波数期待値３５の値を常に比較し、この例では
１２という値が一致すれば比較器出力３６が１となり、
一致信号を前記シフトレジスタ３７に転送する。
(34/2nS-16nS)/1nS=12、複数回一致回路３８に２という
値をあらかじめ設定する。キャプチャレジスタA-B３４
の差と周波数期待値３５の値を常に比較し、この例では
１２という値が一致すれば比較器出力３６が１となり、
一致信号を前記シフトレジスタ３７に転送する。
【００２４】そして発振クロック１２の立ち上がりエッ
ジでクリアされる。再び１２という値と一致すると同様
な動作を行う。前記複数回一致回路３８は２回一致した
と判断し、複数回一致信号３９が１を出力し、発振が2
9.4MHzに安定したことをコントローラ１３は認識するこ
とが出来る。
ジでクリアされる。再び１２という値と一致すると同様
な動作を行う。前記複数回一致回路３８は２回一致した
と判断し、複数回一致信号３９が１を出力し、発振が2
9.4MHzに安定したことをコントローラ１３は認識するこ
とが出来る。
【００２５】また発振周波数の移行の幅が大きい場合、
前記周波数比較カウンタ３１は少数ビットで実現してい
るのでオーバーフロー回数が増加し、発振の精度は低下
するが前記複数回一致回路３８の回数を増加させること
で精度を向上することが可能である。
前記周波数比較カウンタ３１は少数ビットで実現してい
るのでオーバーフロー回数が増加し、発振の精度は低下
するが前記複数回一致回路３８の回数を増加させること
で精度を向上することが可能である。
【００２６】
【発明の効果】本発明は、複数個の帰還inverterと帰還
抵抗をコントローラにより切り替え、周波数変更時に初
期基準クロック生成器からの基準クロックの立ち上がり
エッジでカウントする少数ビットカウンタを有しカウン
タの値を初期状態で発振している周波数を発振端子から
のクロックの立下りで格納するキャプチャレジスタAと
周波数変更時に発振している周波数を発振端子からのク
ロックの立下りで格納するキャプチャレジスタBとキャ
プチャレジスタA-Bの差と周波数比較値を比較器で比較
し、複数回一致すれば期待する周波数で安定して発振し
ていると検出する発振制御回路を最小限のハードで実現
することが可能である。
抵抗をコントローラにより切り替え、周波数変更時に初
期基準クロック生成器からの基準クロックの立ち上がり
エッジでカウントする少数ビットカウンタを有しカウン
タの値を初期状態で発振している周波数を発振端子から
のクロックの立下りで格納するキャプチャレジスタAと
周波数変更時に発振している周波数を発振端子からのク
ロックの立下りで格納するキャプチャレジスタBとキャ
プチャレジスタA-Bの差と周波数比較値を比較器で比較
し、複数回一致すれば期待する周波数で安定して発振し
ていると検出する発振制御回路を最小限のハードで実現
することが可能である。
【図１】従来の発振回路のブロック図
【図２】前記図１記載の発振制御回路の内部ブロック図
【図３】本発明の一実施形態における発振制御回路の内
部ブロック図
部ブロック図
【図４】前記図３記載発振制御回路の内部動作タイミン
グチャート
グチャート
１０ 初期基準クロック生成器 １１ 発振制御回路 １２ 発振回路 １３ コントローラ １４ 周辺ブロック １５、１６ 帰還インバータ １７、１８ 帰還抵抗 １９ 帰還抵抗切り替え制御信号 ２０ 帰還インバータ切り替え制御信号 ２１ 初期基準クロックをカウントするカウンタ１ ２２ キャプチャレジスタ１ ２３ 期待発振周波数１ ２４ 比較器１ ２５ キャプチャレジスタ２ ２６ 期待発振周波数２ ２７ 比較器２ ２８ 比較器一致信号２ ２９ 比較器一致信号１ ３１ 周波数比較カウンタ ３２ キャプチャレジスタA ３３ キャプチャレジスタB ３４ キャプチャレジスタA-B ３５ 周波数比較値 ３６ 比較器 ３７ シフトレジスタ ３８ 複数回一致回路 ３９ 複数回一致信号 ４０ キャプチャレジスタ切り替え信号
Claims (1)
- 【請求項１】 半導体装置に内蔵される発振回路におい
て、ストップ制御信号を有するリングオシレータで初期
基準クロックを生成する手段と、発振クロックの立ち上
がりエッジで前記初期基準クロックをカウントする周波
数切り替えに必要な少数ビットを有するカウンタと現在
発振している周波数の前記カウンタ値を発振クロックの
立ち下がりエッジで取り込むキャプチャレジスタAと周
波数変更時に前記カウンタ値を取り込むキャプチャレジ
スタBと前記キャプチャレジスタAからBを減算した値を
格納するレジスタと周波数比較値を比較し、複数回一致
した場合に期待する周波数で発振していると検知する発
振回路制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000107574A JP2001292027A (ja) | 2000-04-10 | 2000-04-10 | 発振回路制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000107574A JP2001292027A (ja) | 2000-04-10 | 2000-04-10 | 発振回路制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001292027A true JP2001292027A (ja) | 2001-10-19 |
Family
ID=18620556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000107574A Pending JP2001292027A (ja) | 2000-04-10 | 2000-04-10 | 発振回路制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001292027A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2631662A1 (en) * | 2010-10-19 | 2013-08-28 | Fujitsu Limited | Integrated circuit and testing method |
-
2000
- 2000-04-10 JP JP2000107574A patent/JP2001292027A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2631662A1 (en) * | 2010-10-19 | 2013-08-28 | Fujitsu Limited | Integrated circuit and testing method |
| EP2631662A4 (en) * | 2010-10-19 | 2014-08-13 | Fujitsu Ltd | INTEGRATED CIRCUIT AND TESTING METHOD |
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