JP2006229630A - 発振回路 - Google Patents
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Abstract
【課題】 回路構成を簡単にして回路規模を抑制し、目的とする発振周波数になるまでの時間を低減する。
【解決手段】 カウンタ部1は、基準クロックBCLKに基づいて計られる所定時間において、クロックCLKのパルス数をカウントする。カウンタ部1は記憶装置2にカウント値をアドレスとして入力する。記憶装置2は、カウンタ部1のカウント値をアドレスにして、クロックCLKの周波数を調整するためのトリミングデータを記憶している。つまり、カウント部1からカウント値をアドレス入力されると、記憶装置2からは、発振部3から出力されるクロックCLKの周波数に応じたトリミングデータが出力される。発振部3は、記憶装置2から出力されるトリミングデータに応じて、クロックCLKの発振周波数を変化させて出力する。
【選択図】 図1
【解決手段】 カウンタ部1は、基準クロックBCLKに基づいて計られる所定時間において、クロックCLKのパルス数をカウントする。カウンタ部1は記憶装置2にカウント値をアドレスとして入力する。記憶装置2は、カウンタ部1のカウント値をアドレスにして、クロックCLKの周波数を調整するためのトリミングデータを記憶している。つまり、カウント部1からカウント値をアドレス入力されると、記憶装置2からは、発振部3から出力されるクロックCLKの周波数に応じたトリミングデータが出力される。発振部3は、記憶装置2から出力されるトリミングデータに応じて、クロックCLKの発振周波数を変化させて出力する。
【選択図】 図1
Description
本発明は発振回路に関し、特に出力するクロックを所定の発振周波数に自動調整する発振回路に関する。
通信装置では、データの送受信を適正に行うために、比較的高精度なクロックが必要とされる。そのため通信装置には、目標とする発振周波数と、実際に出力する発振周波数との差が小さくなるように発振周波数を自動調整する発振回路を搭載したものがある。
従来、発振周波数を自動調整する回路として、精度の高いクロックによって計られる所定時間内に、可変発振回路の出力するクロックパルスを計測して、その計測した値と予め設定していた値とを比較し、比較結果から可変発振回路をトリミングする自動トリミング回路があった(例えば、特許文献1参照)。
また、パラメータ値により発振周波数が変化する発振部のクロック数と、周波数設定レジスタに設定されている値とを比較し、比較結果に応じたパラメータをバイナリリサーチして発振周波数をトリミングするクロック発振回路があった(例えば、特許文献2参照)。
特開2001−285056号公報
特開2000−341119号公報
しかし、上記特許文献1,2では、比較回路が必要であり、また、比較回路の比較結果からトリミング用の信号を発生させるための回路が必要であるため回路構成が複雑となり、回路規模が大きいという問題点があった。
また、比較のための時間が必要であり、発振周波数を早く目的の値に調整することが困難であるという問題点があった。
本発明はこのような点に鑑みてなされたものであり、回路構成を簡単にして回路規模を抑制し、目的とする発振周波数になるまでの時間を低減する発振回路を提供することを目的とする。
本発明はこのような点に鑑みてなされたものであり、回路構成を簡単にして回路規模を抑制し、目的とする発振周波数になるまでの時間を低減する発振回路を提供することを目的とする。
本発明では上記問題を解決するために、図1に示すような出力するクロックCLKを所定の発振周波数に自動調整する発振回路において、クロックCLKおよび基準クロックBCLKの一方に基づく所定時間において他方のパルス数をカウントするカウンタ部1と、カウンタ部1のカウント値をアドレス入力とする、トリミングデータを格納した記憶装置2と、記憶装置2から出力されるトリミングデータにより発振周波数を変化させ、クロックを出力する発振部3と、を有することを特徴とする発振回路が提供される。
このような発振回路によれば、クロックCLKおよび基準クロックBCLKの一方に基づく所定時間において他方のパルス数をカウントする。そして、このカウントしたカウント値を、トリミングデータを記憶した記憶装置2のアドレスとして入力し、記憶装置2のトリミングデータを、トリミングデータに応じて周波数を変化させてクロックCLKを出力する発振部3に出力する。これにより、クロックCLKを所定の周波数にするためのトリミングデータが、複雑な回路を経由せず発振部3に出力される。
本発明の発振回路では、クロックおよび基準クロックの一方に基づく所定時間において他方のパルス数をカウントする。そして、このカウントしたカウント値を、トリミングデータを記憶した記憶装置のアドレスとして入力し、記憶装置のトリミングデータを、トリミングデータに応じて周波数を変化させてクロックCLKを出力する発振部に出力するようにした。これによって、クロックを所定の周波数にするためのトリミングデータが、複雑な回路を経由せず発振部に出力され、回路構成が簡単になり、回路規模を抑制することができる。また、トリミングデータが複雑な回路を経由せず発振部に出力されるので、目的とする発振周波数になるまでの時間を低減することができる。
以下、本発明の原理を図面を参照して詳細に説明する。
図1は、発振回路の概要を示した図である。図に示すように発振回路は、カウンタ部1、記憶装置2、および発振部3を有している。
図1は、発振回路の概要を示した図である。図に示すように発振回路は、カウンタ部1、記憶装置2、および発振部3を有している。
カウンタ部1は、クロックCLKおよび基準クロックBCLKの一方に基づく所定時間において、他方のパルス数をカウントする。このクロックCLKおよび基準クロックBCLKの一方および他方は、クロックCLKおよび基準クロックBCLKの周波数によって決まる。例えば、クロックCLKの周波数が、基準クロックBCLKの周波数より大きければ、カウンタ部1は、図1に示すように基準クロックBCLKに基づいて計られる所定時間において、クロックCLKのパルス数をカウントする。クロックCLKの周波数が、基準クロックBCLKの周波数より小さければ、カウンタ部1は、クロックCLKに基づいて計られる所定時間において、基準クロックBCLKのパルス数をカウントする。
記憶装置2は、カウンタ部1のカウント値がアドレス入力される。すなわち、基準クロックBCLKに基づいて計られる所定時間における、クロックCLKのカウント値がアドレス入力される。記憶装置2は、アドレス入力されるそのカウント値に対応したトリミングデータを発振部3に出力する。
発振部3は、記憶装置2から出力されるトリミングデータに応じて、クロックCLKの発振周波数を変化させて出力する。
以下、図1の動作について説明する。カウンタ部1は、基準クロックBCLKに基づいて計られる所定時間におけるクロックCLKのパルス数をカウントする。
以下、図1の動作について説明する。カウンタ部1は、基準クロックBCLKに基づいて計られる所定時間におけるクロックCLKのパルス数をカウントする。
カウンタ部1によってカウントされた、所定時間におけるクロックCLKのカウント値は、記憶装置2にアドレス入力される。記憶装置2は、入力されるアドレスに応じて、トリミングデータを発振部3に出力する。これによって、クロックCLKの周波数に応じたトリミングデータが、発振部3に出力される。
発振部3は、記憶装置2から出力されるトリミングデータに応じて、クロックCLKの発振周波数を変化させて出力する。
このように、クロックCLKおよび基準クロックBCLKの一方に基づく所定時間において他方のパルス数をカウントする。そして、このカウントしたカウント値を、トリミングデータを記憶した記憶装置2のアドレスとして入力し、記憶装置2のトリミングデータを、トリミングデータに応じて周波数を変化させてクロックCLKを出力する発振部3に出力するようにした。これによって、クロックCLKを所定の周波数にするためのトリミングデータが、複雑な回路を経由せず発振部3に出力され、回路構成が簡単になり、回路規模を抑制することができる。また、トリミングデータが複雑な回路を経由せず発振部3に出力されるので、目的とする発振周波数になるまでの時間を低減することができる。
このように、クロックCLKおよび基準クロックBCLKの一方に基づく所定時間において他方のパルス数をカウントする。そして、このカウントしたカウント値を、トリミングデータを記憶した記憶装置2のアドレスとして入力し、記憶装置2のトリミングデータを、トリミングデータに応じて周波数を変化させてクロックCLKを出力する発振部3に出力するようにした。これによって、クロックCLKを所定の周波数にするためのトリミングデータが、複雑な回路を経由せず発振部3に出力され、回路構成が簡単になり、回路規模を抑制することができる。また、トリミングデータが複雑な回路を経由せず発振部3に出力されるので、目的とする発振周波数になるまでの時間を低減することができる。
次に、本発明の第1の実施の形態を図面を参照して詳細に説明する。
図2は、第1の実施の形態に係る発振回路の回路図である。図に示すように発振回路は、カウンタ11、立下り検出回路12、ラッチ回路13、ROM14、およびCR発振回路を有している。CR発振回路15は、可変抵抗VR1、可変コンデンサVC1、およびシュミット回路Z1を有している。図に示す発振回路は、例えば、半導体チップに形成される。
図2は、第1の実施の形態に係る発振回路の回路図である。図に示すように発振回路は、カウンタ11、立下り検出回路12、ラッチ回路13、ROM14、およびCR発振回路を有している。CR発振回路15は、可変抵抗VR1、可変コンデンサVC1、およびシュミット回路Z1を有している。図に示す発振回路は、例えば、半導体チップに形成される。
カウンタ11には、精度の高い(周波数変動の少ない)基準クロックBCLKが入力される。また、CR発振回路15から出力されるクロックCLKが入力される。基準クロックBCLKは、カウンタ11がカウントを開始するためのイネーブル信号であり、カウンタ11は、例えば、基準クロックBCLKの立下りに応じてカウント値を0にクリアし、クロックCLKのカウントを開始する。なお、クロックCLKの周波数は、基準クロックBCLKの周波数より大きいとする。
立下り検出回路12には、基準クロックBCLKが入力されている。立下り検出回路12は、基準クロックBCLKの立下りを検出し、ラッチ信号LATCHをラッチ回路13に出力する。
ラッチ回路13は、立下り検出回路12から出力されるラッチ信号LATCHによって、カウンタ11がカウントしているカウンタ値をラッチする。ラッチ回路13の出力と、ROM14のアドレス端子は接続されており、ラッチ回路13によりラッチされたカウント値は、ROM14のアドレス信号としてROM14に出力される。つまり、カウンタ11、立下り検出回路12、およびラッチ回路13は、基準クロックBCLKに基づいて計られる単位時間あたりのクロックCLKのパルス数をカウントし、ROM14のアドレスに出力している。
ROM14には、CR発振回路15が所定の周波数のクロックCLKを出力するように、可変抵抗VR1の抵抗値と可変コンデンサVC1の容量値とを可変するためのトリミングデータが記憶されている。ROM14は、アドレス端子に入力されるラッチ回路13からのカウント値に応じたトリミングデータを、CR発振回路15の可変抵抗VR1および可変コンデンサVC1に出力する。
CR発振回路15のシュミット回路Z1の出力には、可変抵抗VR1の一端が接続されている。可変抵抗VR1の他端は、一端がグランドに接続された可変コンデンサVC1が接続されており、シュミット回路Z1の入力に接続されている。
CR発振回路15は、可変抵抗VR1、可変コンデンサVC1、およびシュミット回路Z1によって充放電を行い、クロックCLKを出力する。クロックCLKの周波数は、可変抵抗VR1の抵抗値と可変コンデンサVC1の容量値によって決まり、可変抵抗VR1の抵抗値と可変コンデンサVC1の容量値をそれぞれR,Cとすると、1/(RC)で求まる。従って、可変抵抗VR1の抵抗値と可変コンデンサVC1の容量値を可変することによって、所定の周波数のクロックCLKを出力することができる。
図2の発振回路は、CR発振回路15から出力されるクロックCLKを、精度の高い基準クロックBCLKの立下り期間カウントし、その値をラッチしてROM14のアドレスとして入力する。ROM14は、アドレスに応じたトリミングデータを可変抵抗VR1、可変コンデンサVC1に出力し、クロックCLKを所定の発振周波数にする。例えば、クロックCLKのカウント値が所定の周波数に対応する値より小さければ、ROM14からは、クロックCLKの周波数を増加させるためのトリミングデータが出力されるようになっている。クロックCLKのカウント値が所定の周波数に対応する値より大きければ、ROM14からは、クロックCLKの周波数を減少させるためのトリミングデータが出力されるようになっている。これにより、一般に、発振周波数の精度の低いCR発振回路においても、精度の高いクロックCLKを出力することができる。
次に、CR発振回路15の可変抵抗VR1と可変コンデンサVC1の詳細について説明する。
図3は、可変抵抗と可変コンデンサの詳細を示した回路図である。なお、図には、ROM14およびシュミット回路Z1が示してある。
図3は、可変抵抗と可変コンデンサの詳細を示した回路図である。なお、図には、ROM14およびシュミット回路Z1が示してある。
図に示すようにシュミット回路Z1の出力には、抵抗R1〜R5が並列に接続されている。抵抗R1〜R4のシュミット回路Z1が接続されていない側の端子と、クロックCLKが出力されるノードN1との間には、NMOSのトランジスタM1〜M4が接続されている。ノードN1とシュミット回路Z1との間の抵抗値は、トランジスタM1〜M4をオン/オフすることにより、変更することができる。
クロックCLKが出力されるノードN1には、コンデンサC1〜C5が並列に接続されている。コンデンサC1〜C4のノードN1と接続されていない側の端子と、グランドとの間には、NMOSのトランジスタM11〜M14が接続されている。グランドとノードN1との間の容量値は、トランジスタM11〜M14をオン/オフすることにより、変更することができる。
トランジスタM1〜M4,M11〜M14のゲートは、ROM14のデータ端子と接続される。ROM14のデータ幅は、例えば、図示するように8ビットであり、下位4ビットは、トランジスタM1〜M4のゲートと接続され、上位4ビットは、トランジスタM11〜M14のゲートと接続される。これにより、例えば、ROM14に記憶されるトリミングデータの下位4ビットで、抵抗値を変更することができ、上位4ビットで、容量値を変更することができる。
次に、ROM14のトリミングデータ構成例について説明する。
図4は、ROMのトリミングデータ構成例を示した図である。図に示すようにROM14のアドレス0からアドレス7に、トリミングデータが記憶されているとする。図に示すトリミングデータは、16進数で表されている。
図4は、ROMのトリミングデータ構成例を示した図である。図に示すようにROM14のアドレス0からアドレス7に、トリミングデータが記憶されているとする。図に示すトリミングデータは、16進数で表されている。
例えば、ROM14にアドレス3が入力されると、ROM14は、10のトリミングデータを出力する。これによって、図3の例においては、トランジスタM11がオンされ、抵抗R5の抵抗値とコンデンサC1とC5との並列接続の合成容量値によって決まる周波数のクロックCLKが出力される。また、例えば、ROM14にアドレス5が入力されると、ROM14は、04のトリミングデータを出力する。これによって、図3の例においては、トランジスタM3がオンされ、抵抗R4とR5との並列接続の合成抵抗値とコンデンサC5の容量値によって決まる周波数のクロックCLKが出力される。
次に、基準クロックBCLK、クロックCLK、およびラッチ回路13の出力のタイミングについて説明する。
図5は、基準クロックBCLK、クロックCLK、およびラッチ回路13の出力のタイミングについて説明するタイミングチャートである。図の波形A1は、基準クロックBCLKの波形、波形A2は、クロックCLKの波形、波形A3は、ラッチ回路13の出力の波形を示している。
図5は、基準クロックBCLK、クロックCLK、およびラッチ回路13の出力のタイミングについて説明するタイミングチャートである。図の波形A1は、基準クロックBCLKの波形、波形A2は、クロックCLKの波形、波形A3は、ラッチ回路13の出力の波形を示している。
波形A1の矢印B1に示すように、基準クロックBCLKが立下ると、図2で示した立下り検出回路12は、その立下りを検出してラッチ信号LATCHをラッチ回路13に出力する。ラッチ回路13は、ラッチ信号LATCHによって、それまでカウンタ11によってカウントされていたカウント値を波形A3に示すようにラッチし、ROM14のアドレスに出力する。ROM14は、入力されるアドレス信号に応じたトリミングデータを可変抵抗VR1、可変コンデンサVC1に出力する。カウンタ11は、カウンタ値を0にクリアし、波形A2に示すクロックCLKのカウントを開始する。
続いて波形A1の矢印B2に示すように、基準クロックBCLKが立下ると、前記と同様に立下り検出回路12は、その立下りを検出してラッチ信号LATCHをラッチ回路13に出力する。ラッチ回路13は、ラッチ信号LATCHによって、それまでカウンタ11によってカウントされていたカウント値を波形A3に示すようにラッチし、ROM14のアドレスに出力する。図5の例では、クロックCLKのパルス数は、波形A2に示すように‘5’であるので、ラッチ回路13は、アドレス‘5’をラッチしてROM14に出力する。ROM14は、入力されるアドレス‘5’に応じたトリミングデータを可変抵抗VR1、可変コンデンサVC1に出力する。この場合、図4の例によれば、ROM14は、‘04’のトリミングデータを出力し、図3で示したトランジスタM3がオンされる。このようにして、所定の周波数のクロックCLKが出力されるようにCRの値が調整される。また、カウンタ11は、矢印B2に示す立下りによりカウンタ値を0にクリアし、再び波形A2に示すクロックCLKのカウントを開始する。
以下、図2の発振回路の動作について説明する。
基準クロックBCLKが立下ると、立下り検出回路12は、基準クロックBCLKの立下りを検出し、ラッチ信号LATCHをラッチ回路13に出力する。ラッチ回路13は、立下り検出回路12から出力されるラッチ信号LATCHによって、それまでカウンタ11によってカウントされていたカウント値をラッチする。
基準クロックBCLKが立下ると、立下り検出回路12は、基準クロックBCLKの立下りを検出し、ラッチ信号LATCHをラッチ回路13に出力する。ラッチ回路13は、立下り検出回路12から出力されるラッチ信号LATCHによって、それまでカウンタ11によってカウントされていたカウント値をラッチする。
ラッチ回路13によってラッチされたカウント値は、ROM14のアドレスに出力される。すなわち、ROM14には、CR発振回路15から出力される現クロックCLKの周波数に応じたアドレスが入力される。ROM14には、CR発振回路15から出力されている現クロックCLKの周波数を、所定の周波数にするためのトリミングデータが記憶されており、そのトリミングデータをCR発振回路15の可変抵抗VR1、可変コンデンサVC1に出力する。
また、カウンタ11は、基準クロックBCLKの立下りによってカウント値を0にクリアし、CR発振回路15から出力されるクロックCLKのカウントを開始する。カウンタ11のカウンタ値は、ラッチ回路13に出力され、ラッチ回路13は、次の基準クロックBCLKの立下りが来ると、上記と同様にして、カウンタ11のカウント値をラッチし、ROM14のアドレスに出力する。
このように、基準クロックBCLKに応じてCR発振回路15のクロックCLKをカウントしラッチする。そして、ラッチしたカウント値を、トリミングデータを記憶したROM14にアドレスとして入力するようした。これにより、クロックCLKを所定の周波数にするためのトリミングデータが、複雑な回路を経由せずCR発振回路15に出力されるので、回路構成が簡単になり、回路規模を抑制することができる。また、トリミングデータが複雑な回路を経由せずCR発振回路15に出力されるので、目的とする発振周波数になるまでの時間を低減することができる。
なお、上記では、クロックCLKの周波数は、基準クロックBCLKの周波数より大きいとしたが、基準クロックBCLKの周波数が、クロックCLKの周波数より大きくてもよい。この場合、クロックCLKをカウンタ11にイネーブル信号として入力し、基準クロックBCLKをカウンタ11にカウントするためのクロックとして入力するようにする。
また、基準クロックBCLKの立下りから次の立下りまでのクロックCLKをカウントし、ラッチするようにしたが、これに限るものではない。例えば、基準クロックBCLKの立上りから次の立上りまでのクロックCLKをカウントし、ラッチするようにしてもよい。また、基準クロックBCLKのH状態の間またはL状態の間、クロックCLKをカウントし、ラッチするようにしてもよい。
次に、本発明の第2の実施の形態を図面を参照して詳細に説明する。
図6は、第2の実施の形態に係る発振回路の回路図である。図6において図2と同じものには同じ符号を付し、その説明を省略する。
図6は、第2の実施の形態に係る発振回路の回路図である。図6において図2と同じものには同じ符号を付し、その説明を省略する。
第2の実施の形態では、複数のROM21a〜21dと選択回路22が設けられている。ラッチ回路13の出力は、ROM21a〜21dのそれぞれのアドレスに接続されている。また、ROM21a〜21dのデータバスは、可変抵抗VR1、可変コンデンサVC1に接続されている。
可変抵抗VR1および可変コンデンサVC1は、図3で説明したように、複数の抵抗、複数のコンデンサ、および複数のトランジスタから構成されている。ROM21a〜21dのデータバスは、その複数のトランジスタと接続されており、それらをオン/オフすることによって、CR発振回路15の抵抗値および容量値を変更する。ROM21a〜21dは、CR発振回路15から出力しようとする周波数に応じて、選択回路22により選択される。
ROM21a〜21dのそれぞれには、クロックCLKの周波数を、設定される周波数に自動調整するためのトリミングデータが記憶されている。例えば、ROM21aには、クロックCLKを1MHzに調整するためのトリミングデータ、ROM21bには、クロックCLKを2MHzに調整するためのトリミングデータ、ROM21cには、クロックCLKを4MHzに調整するためのトリミングデータ、ROM21dには、クロックCLKを8MHzに調整するためのトリミングデータが記憶される。
選択回路22は、CR発振回路15から出力しようとするクロックCLKの周波数に応じて、ROM21a〜21dを選択する。例えば、上記例において、1Mの周波数のクロックCLKをCR発振回路15から出力させたい場合には、ROM21aを選択するようにする。4Mの周波数のクロックCLKをCR発振回路15から出力させたい場合には、ROM21cを選択するようにする。なお、選択回路22は、例えば、外部からの信号やプログラム指示によって、ROM21a〜21dを選択する。
なお、図6の発振回路の動作は、複数のROM21a〜21dを選択することによって、異なる周波数のクロックCLKを出力する以外においては、図2の発振回路と同様であり、動作の詳細な説明は省略する。
このように、出力しようとするクロックCLKの周波数に応じたトリミングデータを、クロックCLKの周波数ごとにROM21a〜21dのそれぞれに記憶し、クロックCLKの周波数に応じてそのうちの1つを選択するようにした。これによって、1つの発振回路で複数の周波数のクロックCLKを出力することができる。
なお、図6では、基準クロックBCLKは、イネーブル信号としてカウンタ11に入力され、クロックCLKは、カウントするためのクロックとしてカウンタ11に入力されている。従って、発振回路が動作するには、クロックCLKが基準クロックBCLKの周波数より大きいということが条件である(逆の場合、カウンタ11は、基準クロックBCLKをカウントすることはできない)。クロックCLKの周波数が、基準クロックBCLKの周波数より小さい場合には、クロックCLKをカウンタ11にイネーブル信号として入力し、基準クロックBCLKをカウンタ11にカウントするためのクロックとして入力するようにすればよい。
本発明の第3の実施の形態を図面を参照して詳細に説明する。
図7は、第3の実施の形態に係る発振回路の回路図である。図7において図6と同じものには同じ符号を付し、その説明を省略する。
図7は、第3の実施の形態に係る発振回路の回路図である。図7において図6と同じものには同じ符号を付し、その説明を省略する。
第2の実施の形態の発振回路では、基準クロックBCLKより大きい周波数のクロックCLKのみを出力、または、基準クロックBCLKより小さい周波数のクロックCLKのみしか出力できないが、第3の実施の形態では、1つの発振回路で、基準クロックBCLKの周波数より大きな周波数のクロックCLKと、小さな周波数のクロックCLKを出力できるようになっており、幅広い周波数のクロックCLKを出力できるようになっている。
例えば、基準クロックBCLKの周波数より大きな周波数のクロックCLKを出力するには、カウンタ11に、基準クロックBCLKをイネーブル信号として入力し、クロックCLKをカウントするためのクロックとして入力しなければならない(逆の場合、カウンタ11は、基準クロックBCLKをカウントすることはできない)。また、基準クロックBCLKの周波数より小さな周波数のクロックCLKを出力するには、カウンタ11に、クロックCLKをイネーブル信号として入力し、基準クロックBCLKをカウントするためのクロックとして入力しなければならない(逆の場合、カウンタ11は、基準クロックBCLKをカウントすることはできない)。そのため、選択回路22によって、基準クロックBCLKより大きな周波数のクロックCLKを出力するようにROM21a〜21dを選択した場合には、基準クロックBCLKをイネーブル信号としてカウンタ11に入力し、クロックCLKをカウントするためのクロックとしてカウンタ11に入力する必要がある。また、選択回路22により、基準クロックBCLKより小さな周波数のクロックCLKを出力するようにROM21a〜21dを選択した場合には、クロックCLKをイネーブル信号としてカウンタ11に入力し、基準クロックBCLKをカウントするためのクロックとしてカウンタ11に入力する必要がある。
切替え回路31は、基準クロックBCLKとクロックCLKの一方をイネーブル信号として、他方をカウントするためのクロックとして切替えてカウンタ11に出力する。また、切替え回路31は、選択回路22と接続されており、選択回路22のROM21a〜21dの選択に応じて、基準クロックBCLKとクロックCLKのカウンタ11への出力を切替える。
例えば、基準クロックBCLKの周波数を5MHとする。ROM21aには、クロックCLKを1MHzに調整するためのトリミングデータ、ROM21bには、クロックCLKを2MHzに調整するためのトリミングデータ、ROM21cには、クロックCLKを4MHzに調整するためのトリミングデータ、ROM21dには、クロックCLKを8MHzに調整するためのトリミングデータが記憶されているとする。
選択回路22が、ROM21a〜21cのどれかを選択する場合は、CR発振回路15から出力されるクロックCLKは、基準クロックBCLKの周波数より小さい。この場合、切替え回路31は、クロックCLKをイネーブル信号としてカウンタ11に出力し、基準クロックBCLKをカウントするためのクロックとしてカウンタ11に出力するように切替える。一方、選択回路22が、ROM21dを選択する場合は、CR発振回路15から出力されるクロックCLKは、基準クロックBCLKの周波数より大きい。この場合、切替え回路31は、基準クロックBCLKをイネーブル信号としてカウンタ11に出力し、クロックCLKをカウントするためのクロックとしてカウンタ11に出力するように切替える。
なお、図7の発振回路の動作は、複数のROM21a〜21dの選択に応じて、基準クロックBCLKとクロックCLKのカウンタ11への出力を切替える以外においては、図2の発振回路の動作と同様であり、動作の詳細な説明は省略する。
このように、所定の周波数にするためのトリミングデータを記憶した複数のROM21a〜21dの選択に応じて、基準クロックBCLKとクロックCLKのカウンタ11への出力を切替えるようにした。これによって、1つの発振回路で、基準クロックBCLKの周波数より大きな周波数のクロックCLKと、小さな周波数のクロックCLKを出力できるようになり、幅広い周波数のクロックCLKを出力できるようになる。
次に、第1〜第3の実施の形態に示した発振回路を適用したマイクロコンピュータについて説明する。
図8は、マイクロコンピュータのブロック構成図である。図に示すようにマイクロコンピュータ40は、発振回路41、通信回路42、およびCPU43を有している。マイクロコンピュータ40の通信回路42は、通信回路50と接続されている。
図8は、マイクロコンピュータのブロック構成図である。図に示すようにマイクロコンピュータ40は、発振回路41、通信回路42、およびCPU43を有している。マイクロコンピュータ40の通信回路42は、通信回路50と接続されている。
通信回路50は、通信回路42とシリアルのデータSDを送受信する。通信回路50は、クロックPCLKを通信回路42に出力し、このクロックPCLKに同期してデータSDの送受信を行う。
発振回路41は、図2,6,7で示した発振回路である。発振回路41には、通信回路50から出力されるクロックPCLKが、基準クロックBCLKとして入力される。発振回路41は、図2,6,7で説明したように基準クロックBCLK、すなわち、通信回路50から出力されるクロックPCLKに合わせてクロックCLKの周波数を自動調整し出力する。クロックCLKは、通信回路42に出力される。
通信回路42は、マイクロコンピュータ40の通常モードおよび低消費電力モードに応じて、マイクロコンピュータ40の外部から入力される外部クロックECLKと、発振回路41から出力されるクロックCLKとの一方に基づき動作する。例えば、マイクロコンピュータ40が通常モードであれば、通信回路42は、外部クロックECLKに基づいてデータSDを生成し、送受信等の動作をする。マイクロコンピュータ40が低消費電力モードであれば、通信回路42は、発振回路41のクロックCLKに基づいてデータSDを生成し、送受信等の動作をする。つまり、マイクロコンピュータ40が低消費電力モードに入り、外部クロックECLKの入力がストップされても、通信回路42は、発振回路41のクロックCLKが供給されることにより、通信回路50と通信を行うことができる。
CPU43は、外部から入力される外部クロックECLKに基づいて動作し、マイクロコンピュータ40の全体を制御している。
上記でも説明したように、マイクロコンピュータ40が通常モードであれば、通信回路42には、外部クロックECLKが入力され、この外部クロックECLKに基づいて動作する。そして、通信回路42は、通信回路50から出力されるクロックPCLKに同期して、データSDを送受信する。
上記でも説明したように、マイクロコンピュータ40が通常モードであれば、通信回路42には、外部クロックECLKが入力され、この外部クロックECLKに基づいて動作する。そして、通信回路42は、通信回路50から出力されるクロックPCLKに同期して、データSDを送受信する。
マイクロコンピュータ40が低消費電力モードであれば、外部クロックECLKはストップし、通信回路42には、発振回路41からのクロックCLKが入力され、このクロックCLKに基づいて動作する。発振回路41は、通信回路50から出力されるクロックPCLKを基準クロックBCLKとして入力し、この基準クロックに合わせてクロックCLKの周波数を自動調整する。これによって、通信回路42,50の動作タイミングはほぼ一致し、精度の高い通信を行うことができる。
なお、上記では、マイクロコンピュータ40が低消費電力モードのときだけ、通信回路42は、発振回路41のクロックCLKで動作するとしたが、常時、発振回路41のクロックCLKで動作するようにしてもよい。
(付記1) 出力するクロックを所定の発振周波数に自動調整する発振回路において、
前記クロックおよび基準クロックの一方に基づく所定時間において他方のパルス数をカウントするカウンタ部と、
前記カウンタ部のカウント値をアドレス入力とする、トリミングデータを格納した記憶装置と、
前記記憶装置から出力される前記トリミングデータにより発振周波数を変化させ、前記クロックを出力する発振部と、
を有することを特徴とする発振回路。
前記クロックおよび基準クロックの一方に基づく所定時間において他方のパルス数をカウントするカウンタ部と、
前記カウンタ部のカウント値をアドレス入力とする、トリミングデータを格納した記憶装置と、
前記記憶装置から出力される前記トリミングデータにより発振周波数を変化させ、前記クロックを出力する発振部と、
を有することを特徴とする発振回路。
(付記2) 前記記憶装置は複数であり、前記記憶装置のそれぞれには、異なる発振周波数の前記クロックが出力されるための前記トリミングデータが記憶されていることを特徴とする付記1記載の発振回路。
(付記3) 前記記憶装置は、出力しようとする前記クロックの発振周波数に応じて切替えられることを特徴とする付記2記載の発振回路。
(付記4) 前記クロックおよび前記基準クロックの前記一方および前記他方は、前記記憶装置の切替えに応じて切替えられることを特徴とする付記3記載の発振回路。
(付記4) 前記クロックおよび前記基準クロックの前記一方および前記他方は、前記記憶装置の切替えに応じて切替えられることを特徴とする付記3記載の発振回路。
(付記5) 前記クロックおよび前記基準クロックの前記一方および前記他方は、前記クロックおよび前記基準クロックの周波数の大きさによって決められることを特徴とする付記1記載の発振回路。
(付記6) 前記クロックの周波数が前記基準クロックの周波数より大きい場合、前記基準クロックが前記一方となることを特徴とする付記5記載の発振回路。
(付記7) 前記カウンタ部は、
前記クロックおよび基準クロックの一方に応じて、他方のカウントを開始するカウンタと、
前記クロックおよび前記基準クロックの前記一方に応じて、前記カウンタの前記カウント値をラッチするラッチ回路と、
を有することを特徴とする付記1記載の発振回路。
(付記7) 前記カウンタ部は、
前記クロックおよび基準クロックの一方に応じて、他方のカウントを開始するカウンタと、
前記クロックおよび前記基準クロックの前記一方に応じて、前記カウンタの前記カウント値をラッチするラッチ回路と、
を有することを特徴とする付記1記載の発振回路。
(付記8) 出力するクロックを所定の発振周波数に自動調整する半導体装置において、
前記クロックおよび基準クロックの一方に基づく所定時間において他方のパルス数をカウントするカウンタ部と、
前記カウンタ部のカウント値をアドレス入力とする、トリミングデータを格納した記憶装置と、
前記記憶装置から出力される前記トリミングデータにより発振周波数を変化させ、前記クロックを出力する発振部と、
を有することを特徴とする半導体装置。
前記クロックおよび基準クロックの一方に基づく所定時間において他方のパルス数をカウントするカウンタ部と、
前記カウンタ部のカウント値をアドレス入力とする、トリミングデータを格納した記憶装置と、
前記記憶装置から出力される前記トリミングデータにより発振周波数を変化させ、前記クロックを出力する発振部と、
を有することを特徴とする半導体装置。
1 カウンタ部
2 記憶装置
3 発振部
CLK クロック
BCLK 基準クロック
2 記憶装置
3 発振部
CLK クロック
BCLK 基準クロック
Claims (5)
- 出力するクロックを所定の発振周波数に自動調整する発振回路において、
前記クロックおよび基準クロックの一方に基づく所定時間において他方のパルス数をカウントするカウンタ部と、
前記カウンタ部のカウント値をアドレス入力とする、トリミングデータを格納した記憶装置と、
前記記憶装置から出力される前記トリミングデータにより発振周波数を変化させ、前記クロックを出力する発振部と、
を有することを特徴とする発振回路。 - 前記記憶装置は複数であり、前記記憶装置のそれぞれには、異なる発振周波数の前記クロックが出力されるための前記トリミングデータが記憶されていることを特徴とする請求項1記載の発振回路。
- 前記記憶装置は、出力しようとする前記クロックの発振周波数に応じて切替えられることを特徴とする請求項2記載の発振回路。
- 前記クロックおよび前記基準クロックの前記一方および前記他方は、前記記憶装置の切替えに応じて切替えられることを特徴とする請求項3記載の発振回路。
- 前記クロックおよび前記基準クロックの前記一方および前記他方は、前記クロックおよび前記基準クロックの周波数の大きさによって決められることを特徴とする請求項1記載の発振回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005041316A JP2006229630A (ja) | 2005-02-17 | 2005-02-17 | 発振回路 |
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2008072851A1 (en) * | 2006-12-15 | 2008-06-19 | Syncoam Co., Ltd | Oscillating-frequency variable oscillator |
JP2012095510A (ja) * | 2010-10-29 | 2012-05-17 | Honda Motor Co Ltd | 電源装置 |
KR20140145338A (ko) * | 2013-06-13 | 2014-12-23 | 삼성전자주식회사 | 외부 클락 신호를 이용하여 오실레이터의 주파수를 조절할 수 있는 디스플레이 드라이버 ic, 이를 포함하는 장치, 및 이들의 동작 방법 |
JP2016076155A (ja) * | 2014-10-08 | 2016-05-12 | ローム株式会社 | クロック信号生成回路 |
-
2005
- 2005-02-17 JP JP2005041316A patent/JP2006229630A/ja not_active Withdrawn
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2008072851A1 (en) * | 2006-12-15 | 2008-06-19 | Syncoam Co., Ltd | Oscillating-frequency variable oscillator |
KR100868734B1 (ko) * | 2006-12-15 | 2008-11-13 | 신코엠 주식회사 | 발진주파수를 가변시킬 수 있는 발진기 |
JP2012095510A (ja) * | 2010-10-29 | 2012-05-17 | Honda Motor Co Ltd | 電源装置 |
CN102545619A (zh) * | 2010-10-29 | 2012-07-04 | 本田技研工业株式会社 | 电源装置 |
KR20140145338A (ko) * | 2013-06-13 | 2014-12-23 | 삼성전자주식회사 | 외부 클락 신호를 이용하여 오실레이터의 주파수를 조절할 수 있는 디스플레이 드라이버 ic, 이를 포함하는 장치, 및 이들의 동작 방법 |
JP2015001745A (ja) * | 2013-06-13 | 2015-01-05 | 三星電子株式会社Samsung Electronics Co.,Ltd. | ディスプレイドライバic、それを含む装置、及びこれらの動作方法 |
US10269292B2 (en) | 2013-06-13 | 2019-04-23 | Samsung Electronics Co., Ltd. | Display driver integrated circuits, devices including display driver integrated circuits, and methods of operating display driver integrated circuits |
KR102071573B1 (ko) * | 2013-06-13 | 2020-03-02 | 삼성전자주식회사 | 외부 클락 신호를 이용하여 오실레이터의 주파수를 조절할 수 있는 디스플레이 드라이버 ic, 이를 포함하는 장치, 및 이들의 동작 방법 |
JP2016076155A (ja) * | 2014-10-08 | 2016-05-12 | ローム株式会社 | クロック信号生成回路 |
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