JP3970474B2 - クロック信号発生回路及びそのクロック周波数調整方法 - Google Patents
クロック信号発生回路及びそのクロック周波数調整方法 Download PDFInfo
- Publication number
- JP3970474B2 JP3970474B2 JP15130199A JP15130199A JP3970474B2 JP 3970474 B2 JP3970474 B2 JP 3970474B2 JP 15130199 A JP15130199 A JP 15130199A JP 15130199 A JP15130199 A JP 15130199A JP 3970474 B2 JP3970474 B2 JP 3970474B2
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- memory
- clock signal
- divided data
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 title claims description 26
- 238000000034 method Methods 0.000 title claims description 8
- 230000010355 oscillation Effects 0.000 claims description 14
- 238000010586 diagram Methods 0.000 description 16
- 239000013078 crystal Substances 0.000 description 5
- 230000003247 decreasing effect Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 3
- 238000007689 inspection Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/08—Clock generators with changeable or programmable clock frequency
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、クロック信号を発生するクロック信号発生回路に関する。
【０００２】
【従来の技術】
通信機器の如き、周波数精度の高いクロック信号を必要とする装置では、そのクロック信号を発生する為の源となる発振回路(例えば、水晶発振器)として、周波数精度の高いデバイスが用いられる。
しかしながら、このような周波数精度の高い発振回路は高価である為、製品価格もそれに応じて高くなるという問題があった。
【０００３】
【発明が解決しようとする課題】
本発明は、かかる問題を解決すべくなされたものであり、比較的周波数精度の低い発振回路を用いていても、所望周波数のクロック信号を発生させることが出来るクロック信号発生回路及びそのクロック周波数調整方法を提供することを目的とする。
【０００４】
【課題を解決するための手段】
本発明によるクロック信号発生回路は、定周波数信号の周波数を分周した周波数のクロック信号を出力するクロック信号発生回路であって、所定値を示す分周データが複数のアドレス各々に記憶されているメモリと、前記アドレスを所定周期毎に変更しつつ当該アドレスに記憶されている前記分周データを読み出すべく前記メモリを制御するメモリ制御回路と、前記定周波数信号のパルス数を計数して計数値を得てこの計数値が前記メモリから読み出された前記分周データと一致した時に前記計数値を初期値にリセットする分周カウンタと、前記メモリから読み出された前記分周データと前記計数値とが一致する度に論理レベルが反転する信号を生成しこれを前記クロック信号として出力する回路と、前記定周波数信号の周波数が所望の要求周波数よりも低い場合には前記メモリに記憶されている少なくとも１の前記分周データの値を小なる値に変更する一方、前記定周波数信号の周波数が前記要求周波数よりも高い場合には前記メモリに記憶されている少なくとも１の前記分周データの値を大なる値に変更する周波数調整回路と、を含む。
【０００５】
又、本発明によるクロック周波数調整方法は、前記定周波数信号の周波数が所望の要求周波数よりも低い場合には前記メモリに記憶されている少なくとも１の前記分周データの値を小さくする一方、前記定周波数信号の周波数が前記要求周波数よりも高い場合には前記メモリに記憶されている少なくとも１の前記分周データの値を大きくする。
【０００６】
【作用】
本発明においては、複数の分周データが記憶されているメモリから上記分周データの各々を順次繰り返し読み出し、この読み出された分周データと、発振回路が発生した定周波数信号のパルス数とが一致する度に論理レベルの反転する信号をクロック信号として出力するようにしている。よって、上記定周波数信号の周波数が所望の要求周波数よりも低い場合にはメモリに記憶されている少なくとも１の分周データの値を小さくし、高い場合にはメモリに記憶されている少なくとも１の分周データの値を大きくすべき調整を行えば、上記発振回路の周波数精度が低くても、要求精度を満たした所望周波数のクロック信号を発生させることが出来る。
【０００７】
【発明の実施の形態】
図１は、本発明によるクロック信号発生回路の構成を示す図である。
図１において、ＰＬＬ(phase locked loop）回路１は、発振回路としての水晶発振器２が発生した所定の定周波数を有する定周波数信号の周波数を逓倍したクロック信号ＣＬＫを生成してこれを出力する。
【０００８】
分周回路３は、かかるクロック信号ＣＬＫの周波数を１／Ｎに分周したクロック信号を出力クロック信号として出力する。尚、分周回路３は、出力すべき上記出力クロック信号の周波数を、後述する各種分周設定信号に応じて微調整可能な構成となっている。
図２は、かかる分周回路３の内部構成を示す図である。
【０００９】
図２において、分周カウンタ３１は、上記クロック信号ＣＬＫのパルス数を計数して得たカウント値を比較器２１に供給する。尚、分周カウンタ３１は、かかる比較器２１から、比較一致を示す例えば論理レベル"１"の比較結果信号ＣＭＰが供給されたときには、クロック信号ＣＬＫのエッジタイミングでそのカウント値を"０"にリセットする。アドレスカウンタ３３は、かかる比較器２１から、比較一致を示す論理レベル"１"の比較結果信号ＣＭＰが供給される度にそのカウント値を"１"だけカウントアップする。アドレスカウンタ３３は、そのカウント値が"ｎ−１"に到達したら、次のカウントアップ動作にてカウント値を初期値、例えば"０"に戻し、そこから再びカウントを続ける。セレクタ３４は、論理レベル"０"の分周設定イネーブル信号が供給された場合は上記アドレスカウンタ３３のカウント値をメモリアドレスＡＤとしてメモリ３５に供給する一方、論理レベル"１"の分周設定イネーブル信号が供給された場合には、外部供給された分周設定アドレスを上記メモリアドレスＡＤとしてメモリ３５に供給する。メモリ３５は、分周データ書込信号に応じて、上記メモリアドレスＡＤにて示される番地に上記分周データを書き込む。更に、メモリ３５は、上記メモリアドレスＡＤにて示される番地に記憶されている分周データを読み出してこれを比較器３２に供給する。尚、メモリ３５は、電源ＯＦＦ時においてもその記憶内容が保持される不揮発性のメモリである。比較器３２は、上記メモリ３５から読み出された分周データと、上記分周カウンタ３１のカウント値とを比較して、両者が一致した場合には論理レベル"１"、不一致である場合には論理レベル"０"の比較結果信号ＣＭＰを発生し、これを上記分周カウンタ３１、上記アドレスカウンタ３３、及びイネーブルラッチ３６の各々に供給する。イネーブルラッチ３６及びインバータ３７は、論理レベル"１"の比較結果信号ＣＭＰが供給される度に、クロック信号ＣＬＫのエッジタイミングにてその論理レベルが反転する信号を生成し、これを出力クロック信号として出力する。
【００１０】
尚、図１及び図２に示されるクロック信号発生回路では、所望周波数の出力クロック信号を発生させるべく、予め、分周回路３におけるクロック分周数を任意の数に初期設定しておく。
例えば、上記クロック信号ＣＬＫとして要求される要求周波数ｆPの1/6の周波数、すなわち(1/6)・ｆPなる周波数の出力クロック信号を発生させたい場合には、図３に示されるが如く、メモリ３５の番地０〜番地３各々に、クロック分周数"６"を決定する分周データとして"２"を書き込んでおくのである。
【００１１】
かかる初期設定が終了したら、次に、クロック信号発生回路に対してクロック周波数の微調整を行う。尚、かかる微調整は、例えば、工場出荷時における検査・調整工程において実施する。
図４は、かかる微調整を実施する際のシステム構成の一例を示す図である。
図４に示されるように、図１及び図２に示されるが如き内部構成を有するクロック信号発生回路１００に、本発明によるクロック周波数調整方法に従ってクロック周波数の調整を行うクロック周波数調整装置２００が接続される。
【００１２】
先ず、クロック周波数調整装置２００は、論理レベル"１"の分周設定イネーブル信号をクロック信号発生回路１００に供給する。これにより、クロック信号発生回路１００のセレクタ３４は、クロック周波数調整装置２００から供給された分周設定アドレスをメモリアドレスＡＤとしてメモリ３５に供給することになる。
【００１３】
次に、クロック周波数調整装置２００は、クロック信号発生回路１００のＰＬＬ回路１から出力されたクロック信号ＣＬＫを取り込んで、その周波数を測定する。
この際、測定されたクロック信号ＣＬＫの周波数が要求周波数ｆPと略一致した場合には、周波数の調整をする必要が無いので、クロック周波数調整装置２００は、その動作を終了する。
【００１４】
一方、測定されたクロック信号ＣＬＫの周波数が要求周波数ｆPよりも低い、例えば要求周波数ｆPの１１／１２である場合には、クロック周波数調整装置２００は、図５に示されるが如くメモリ３５の番地３に記憶されている分周データのみを"１"に書き換えるべく、分周データ、分周設定アドレス及び分周データ書込信号各々を分周回路３に供給する。すなわち、メモリ３５に記憶されている分周データの値を"２"から"１"に減少させるのである。
【００１５】
又、測定されたクロック信号ＣＬＫの周波数が要求周波数ｆPよりも高い、例えば要求周波数ｆPの１３／１２である場合には、クロック周波数調整装置２００は、図６に示されるが如くメモリ３５の番地３に記憶されている分周データのみを"３"に書き換えるべく、分周データ、分周設定アドレス及び分周データ書込信号各々を分周回路３に供給する。すなわち、メモリ３５に記憶されている分周データの値を"２"から"３"に増大させるのである。
【００１６】
上述した如きクロック周波数の微調整が終了すると、クロック周波数調整装置２００がはずされ、分周回路３のセレクタ３４には論理レベル"０"の分周設定イネーブル信号が固定供給される。つまり、セレクタ３４は、アドレスカウンタ３３のカウント値をメモリアドレスＡＤとしてメモリ３５に供給するようになるのである。
【００１７】
以下に、かかるクロック周波数の微調整が為されたクロック信号発生回路の動作について説明する。尚、アドレスカウンタ３３は、"０"〜"３"を循環してカウントする４進カウンタであるとする。
図７は、水晶発振器２及びＰＬＬ回路１にて生成されたクロック信号ＣＬＫの周波数が要求周波数ｆPと略一致している場合での分周回路３の内部動作タイミングを示す図である。
【００１８】
クロック信号ＣＬＫの周波数が要求周波数ｆPと略一致している場合には、図３に示される形態にてメモリ３５内に分周データが書き込まれているので、図７に示されるように、メモリ３５から読み出される分周データは常に"２"である。よって、比較器３２は、分周カウンタ３１のカウント値が"２"に到達する度に論理レベル"０"から"１"へと推移する比較結果信号ＣＭＰを図７に示されるように出力する。従って、イネーブルラッチ３６は、図７に示されるように、その２周期分の長さがクロック信号ＣＬＫの１２パルス分、つまり１周期の長さがクロック信号ＣＬＫの６パルス分となる出力クロック信号を出力することになる。
【００１９】
このように、クロック信号ＣＬＫの周波数が要求周波数ｆPと略一致している場合には、このクロック信号ＣＬＫをそのまま６分周すれば、(1/6)・ｆPなる周波数の出力クロック信号を発生させることが出来る。
一方、図８は、上記クロック信号ＣＬＫの周波数が要求周波数ｆPの11/12、すなわち、(ｆP・11/12)である場合における分周回路３の内部動作タイミングを示す図である。
【００２０】
この際、メモリ３５内には図５に示される形態にて分周データが書き込まれているので、このメモリ３５から読み出される分周データは、図８に示されるように、アドレスカウンタ３３のカウント値(メモリアドレスＡＤ)が"０"〜"２"である場合は"２"、そのカウント値が"３"である場合には"１"となる。よって、比較器３２は、メモリ３５から読み出される分周データが"２"である期間中は、分周カウンタ３１のカウント値が"２"に到達する度に論理レベル"０"から"１"へと推移する比較結果信号ＣＭＰを出力する。ところが、メモリ３５から読み出された分周データが"１"である期間中は、比較結果信号ＣＭＰは、図８に示されるが如く分周カウンタ３１のカウント値が"１"に到達した時点で論理レベル"０"から"１"へと推移する。従って、イネーブルラッチ３６は、図８に示されるように、その２周期分の長さがクロック信号ＣＬＫの１１パルス分となる出力クロック信号を生成することになる。この際、クロック信号ＣＬＫの周波数は、その要求周波数ｆPよりも低い周波数(ｆP・11/12)なので、出力クロック信号の１周期の平均長ＴAは、
となり、
その周波数は、(1/6)・ｆPとなる。
【００２１】
よって、例え、クロック信号ＣＬＫの周波数が要求周波数ｆPよりも低い周波数(ｆP・11/12)であっても、(1/6)・ｆPなる周波数を有する出力クロック信号を得ることが出来るのである。
又、図９は、上記クロック信号ＣＬＫの周波数が要求周波数ｆPの13/12、すなわち、(ｆP・13/12)である場合における分周回路３の内部動作タイミングを示す図である。
【００２２】
この際、メモリ３５内には図６に示される形態にて分周データが書き込まれているので、このメモリ３５から読み出される分周データは、図９に示されるが如くアドレスカウンタ３３のカウント値(メモリアドレスＡＤ)が"０"〜"２"である場合は"２"、そのカウント値が"３"である場合には"３"となる。よって、比較器３２は、メモリ３５から読み出される分周データが"２"である期間中は、図９に示されるように、分周カウンタ３１のカウント値が"２"に到達する度に論理レベル"０"から"１"へと推移する比較結果信号ＣＭＰを出力する。ところが、メモリ３５から読み出された分周データが"３"である期間中は、図９に示されるように、分周カウンタ３１のカウント値が"３"に到達するまで論理レベル"０"から"１"へと推移しない。従って、イネーブルラッチ３６は、図９に示されるように、その２周期分の長さがクロック信号ＣＬＫの１３パルス分となる出力クロック信号を生成することになる。この際、クロック信号ＣＬＫの周波数は、その要求周波数ｆPよりも高い周波数(ｆP・13/12)なので、出力クロック信号の１周期の平均長ＴAは、
となり、
その周波数は、(1/6)・ｆPとなる。
【００２３】
よって、例え、クロック信号ＣＬＫの周波数が要求周波数ｆPよりも高い周波数(ｆP・13/12)であっても、(1/6)・ｆPなる周波数を有する出力クロック信号を得ることが出来るのである。
以上の如く、本発明によれば、発振回路の精度が低い為に、この発振回路が発生する定周波数信号の周波数が要求周波数に対してズレていても、かかる定周波数信号に基づいて所望周波数のクロック信号を発生させることが可能となる。
【００２４】
尚、上記実施例においては、アドレスカウンタ３３を４進カウンタとして、メモリ３５の番地０〜３に分周データを記憶させるようにしているが、かかる構成に限定されるものではない。要するに、アドレスカウンタを用いて、メモリ３５の番地０〜番地(ｎ−１)の各々に分周データを記憶するようにすれば良いのである。この際、分周データを記憶すべく用意されるメモリ３５の番地の数、並びに、その番地各々に記憶する分周データを適切に設定すれば、発振回路の周波数精度に拘わらず、この発振回路が発生した定周波数信号に基づいて様々な周波数のクロック信号を生成することが可能になる。
【００２５】
又、上記実施例においては、メモリ３５の番地３に記憶されている分周データのみを増大又は減少させるようにしているが、クロック信号ＣＬＫの精度に応じて複数の分周データの値を増大又は減少させるようにしても良い。要するに、クロック信号ＣＬＫの周波数が所望の要求周波数ｆPよりも低い場合にはメモリ３５に記憶されている少なくとも１の分周データの値を小さくし、クロック信号ＣＬＫの周波数が要求周波数ｆPよりも高い場合には、メモリ３５に記憶されている少なくとも１の分周データの値を大きくすれば良いのである。
【００２６】
又、上記実施例においては、クロック周波数の微調整を、工場出荷時での検査・調整行程においてのみで実施するようにしているが、通常の動作時において定期的に実施するようにしても構わない。
図１０は、かかる点に鑑みて為されたネットワークシステムの構成を示す図である。
【００２７】
図１０において、インターネット又はＬＡＮ(local area network)等からなるネットワーク２００上には、標準時刻を提供する時計サーバ３００、並びに、上記図１及び図２に示される内部構成を有するクロック信号発生回路１００を搭載した端末装置４００が接続されている。
端末装置４００には、上記クロック信号発生回路１００で発生した出力クロック信号に基づいて時刻の計時を行う時計回路１０１、各種端末機能を実施させる為の入出力装置１０２、及び上記ネットワーク２００との双方向通信を確立するインターフェース回路１０３が設けられている。更に、かかる端末装置４００には、ＲＯＭ１０４に記憶されているソフトウェアに従って上記クロック信号発生回路１００、時計回路１０１、入出力装置１０２及び接続インターフェース回路１０３各々を制御するＣＰＵ１０５が設けられている。
【００２８】
端末装置４００は、上記時計回路１０１にて計時された時刻を絶対時間として用いることにより、各種の情報管理を行うようにしている。この際、端末装置４００では、上記時計回路１０１自体の計時の"遅れ"又は"進み"具合を定期的に微調整する。
図１１は、かかる微調整を行うべく、ＲＯＭ１０４に記憶されているソフトウェアに従ってＣＰＵ１０５が実行する時計調整サブルーチンを示す図である。
【００２９】
図１１において、先ず、ＣＰＵ１０５は、ネットワーク２００にアクセスを行うことにより時計サーバ３００から標準時刻の提供を受け、これを内蔵レジスタＸ(図示せぬ)に記憶させる(ステップＳ１)。次に、ＣＰＵ１０５は、時計回路１０１が計時した時刻を取り込み、これを内蔵レジスタＹ(図示せぬ)に記憶させる(ステップＳ２)。次に、ＣＰＵ１０５は、これら内蔵レジスタＸ及びＹ各々に記憶されている時刻が互いに同一であるか否かの判定を行う(ステップＳ３)。ステップＳ３において、両者が同一時刻ではないと判定されると、ＣＰＵ１０５は、メモリ３５の例えば番地３に記憶されている分周データを読み出し、これを内蔵レジスタＺ(図示せぬ)に記憶させる(ステップＳ４)。次に、ＣＰＵ１０５は、内蔵レジスタＸに記憶されている時刻が、内蔵レジスタＹに記憶されている時刻よりも大であるか否かの判定を行う(ステップＳ５)。すなわち、ステップＳ５では、時計サーバ３００から提供された標準時刻に対して時計回路１０１の計時時刻が遅れているか否かの判定が為されるのである。
【００３０】
かかるステップＳ５において、内蔵レジスタＸに記憶されている時刻の方が大である、すなわち、時計サーバ３００から提供された標準時刻に対して時計回路１０１の計時時刻が遅れていると判定された場合、ＣＰＵ１０５は、内蔵レジスタＺに記憶されている分周データの値から１を減算した値を、この内蔵レジスタＺに上書きする(ステップＳ６)。
【００３１】
一方、上記ステップＳ５において、内蔵レジスタＸに記憶されている時刻の方が小である、すなわち、時計サーバ３００から提供された標準時刻に対して時計回路１０１の計時時刻が進んでいると判定された場合、ＣＰＵ１０５は、上記内蔵レジスタＺに記憶されている分周データの値に１を加算した値を、この内蔵レジスタＺに上書きする(ステップＳ７)。
【００３２】
上記ステップＳ６又はＳ７の実行後、ＣＰＵ１０５は、上記内蔵レジスタＺに記憶されている内容を新たな分周データとして、上記ステップＳ４にて読み出しを行ったメモリ３５の番地(例えば、メモリ３５の番地３)に上書きする(ステップＳ８)。
このように、時計回路１０１の計時時刻が標準時刻に対して進んでいる場合には、上記ステップＳ７及びＳ８の実行により、メモリ３５に記憶されている分周データの値を増加させている。これにより、クロック信号発生回路１００が発生する出力クロック信号の周波数は低くなり、結果として、時計回路１０１での"計時進み"が補正されるのである。
【００３３】
一方、時計回路１０１の計時時刻が標準時刻に対して遅れている場合には、上記ステップＳ６及びＳ８の実行により、メモリ３５に記憶されている分周データの値を減少させている。これにより、クロック信号発生回路１００が発生する出力クロック信号の周波数が高くなり、結果として時計回路１０１の"計時遅れ"が補正されるのである。
【００３４】
上記ステップＳ８の実行後、又は、上記ステップＳ３において内蔵レジスタＸ及びＹ各々に記憶されている時刻が互いに同一であると判定された場合、ＣＰＵ１０５は、この時計調整サブルーチンを抜けて、端末装置の主動作を制御するメインフローの実行に戻る。
図１１に示される時計調整サブルーチンは、上記メインフローの実行中において所定時間経過毎に定期的に実施される。
【００３５】
よって、例え、クロック信号発生回路１００に搭載されている発振回路(水晶発振器２)の周波数精度が低いものであっても、このクロック信号発生回路１００から出力される出力クロック信号の周波数精度は高くなり、それ故に、時計回路１０１からは正確な時刻計時が為されるようになる。
尚、上記実施例においては、分周回路３のメモリ３５として不揮発性メモリを用いるようにしているが、本発明によるクロック信号発生回路を搭載する装置によっては、必ずしも不揮発性メモリを使用する必要はない。要するに、電源がＯＮ状態になる度に、図３に示されるが如き初期設定、並びに図５又は図６に示されるが如き微調整を実施するような装置に搭載するならば、メモリ３５をレジスタ等で代用しても構わないのである。
【００３６】
【発明の効果】
以上、詳述したように本発明によるクロック信号発生回路は、定周波数信号の周波数を分周した周波数のクロック信号を出力するクロック信号発生回路であって、複数の分周データが記憶されているメモリと、かかるメモリに記憶されている分周データの各々を順次繰り返し読み出すべく制御するメモリ制御回路と、上記定周波数信号のパルス数を計数して計数値を得てこの計数値が上記メモリから読み出された分周データと一致したらその計数値を初期値にリセットする分周カウンタと、上記メモリから読み出された分周データと上記計数値とが一致する度に論理レベルが反転する信号をクロック信号として出力する回路と、からなる構成となっている。
【００３７】
従って、上記定周波数信号が所望の要求周波数よりも低い場合には上記メモリに記憶されている少なくとも１の分周データの値を小さくし、かかる要求周波数よりも高い場合にはメモリに記憶されている少なくとも１の分周データの値を大きくすべき調整を行えば、例え、上記定周波数信号を発生する発振回路として周波数精度の低いものが用いられていても、要求精度を満たした所望周波数のクロック信号を発生させることが出来る。
【００３８】
よって、本発明によれば、クロック発生源である発振回路として比較的精度の低い安価なものを用いることが可能となるので、製品の低価格化が図れるようになる。
【図面の簡単な説明】
【図１】本発明によるクロック信号発生回路の構成を示す図である。
【図２】本発明によるクロック信号発生回路における分周回路３の内部構成を示す図である。
【図３】初期設定によって分周回路３のメモリ３５に書き込まれた分周データの一例を示す図である。
【図４】本発明によるクロック信号発生回路１００に対して微調整を実施する際のシステム構成の一例を示す図である。
【図５】クロック信号ＣＬＫの周波数が要求周波数ｆPよりも低い場合に、クロック周波数の微調整によって書き換えられたメモリ３５の記憶内容の一例を示す図である。
【図６】クロック信号ＣＬＫの周波数が要求周波数ｆPよりも高い場合に、クロック周波数の微調整によって書き換えられたメモリ３５の記憶内容の一例を示す図である。
【図７】クロック信号ＣＬＫの周波数が要求周波数ｆPと一致している場合における、分周回路３の内部動作を示すタイムチャートである。
【図８】クロック信号ＣＬＫの周波数が要求周波数ｆPよりも低い場合における、分周回路３の内部動作を示すタイムチャートである。
【図９】クロック信号ＣＬＫの周波数が要求周波数ｆPよりも高い場合における、分周回路３の内部動作を示すタイムチャートである。
【図１０】本発明によるクロック信号発生回路１００を搭載した端末装置４００を含むネットワークシステムの構成を示す図である。
【図１１】図１０に示される端末装置４００のＣＰＵ１０５によって実行される時計調整サブルーチンを示す図である。
【主要部分の符号の説明】
１ ＰＬＬ回路
２ 水晶発振器
３ 分周回路
３１ 分周カウンタ
３２ 比較器
３３ アドレスカウンタ
３４ セレクタ
３５ メモリ
３６ イネーブルラッチ
１００ クロック信号発生回路
【発明の属する技術分野】
本発明は、クロック信号を発生するクロック信号発生回路に関する。
【０００２】
【従来の技術】
通信機器の如き、周波数精度の高いクロック信号を必要とする装置では、そのクロック信号を発生する為の源となる発振回路(例えば、水晶発振器)として、周波数精度の高いデバイスが用いられる。
しかしながら、このような周波数精度の高い発振回路は高価である為、製品価格もそれに応じて高くなるという問題があった。
【０００３】
【発明が解決しようとする課題】
本発明は、かかる問題を解決すべくなされたものであり、比較的周波数精度の低い発振回路を用いていても、所望周波数のクロック信号を発生させることが出来るクロック信号発生回路及びそのクロック周波数調整方法を提供することを目的とする。
【０００４】
【課題を解決するための手段】
本発明によるクロック信号発生回路は、定周波数信号の周波数を分周した周波数のクロック信号を出力するクロック信号発生回路であって、所定値を示す分周データが複数のアドレス各々に記憶されているメモリと、前記アドレスを所定周期毎に変更しつつ当該アドレスに記憶されている前記分周データを読み出すべく前記メモリを制御するメモリ制御回路と、前記定周波数信号のパルス数を計数して計数値を得てこの計数値が前記メモリから読み出された前記分周データと一致した時に前記計数値を初期値にリセットする分周カウンタと、前記メモリから読み出された前記分周データと前記計数値とが一致する度に論理レベルが反転する信号を生成しこれを前記クロック信号として出力する回路と、前記定周波数信号の周波数が所望の要求周波数よりも低い場合には前記メモリに記憶されている少なくとも１の前記分周データの値を小なる値に変更する一方、前記定周波数信号の周波数が前記要求周波数よりも高い場合には前記メモリに記憶されている少なくとも１の前記分周データの値を大なる値に変更する周波数調整回路と、を含む。
【０００５】
又、本発明によるクロック周波数調整方法は、前記定周波数信号の周波数が所望の要求周波数よりも低い場合には前記メモリに記憶されている少なくとも１の前記分周データの値を小さくする一方、前記定周波数信号の周波数が前記要求周波数よりも高い場合には前記メモリに記憶されている少なくとも１の前記分周データの値を大きくする。
【０００６】
【作用】
本発明においては、複数の分周データが記憶されているメモリから上記分周データの各々を順次繰り返し読み出し、この読み出された分周データと、発振回路が発生した定周波数信号のパルス数とが一致する度に論理レベルの反転する信号をクロック信号として出力するようにしている。よって、上記定周波数信号の周波数が所望の要求周波数よりも低い場合にはメモリに記憶されている少なくとも１の分周データの値を小さくし、高い場合にはメモリに記憶されている少なくとも１の分周データの値を大きくすべき調整を行えば、上記発振回路の周波数精度が低くても、要求精度を満たした所望周波数のクロック信号を発生させることが出来る。
【０００７】
【発明の実施の形態】
図１は、本発明によるクロック信号発生回路の構成を示す図である。
図１において、ＰＬＬ(phase locked loop）回路１は、発振回路としての水晶発振器２が発生した所定の定周波数を有する定周波数信号の周波数を逓倍したクロック信号ＣＬＫを生成してこれを出力する。
【０００８】
分周回路３は、かかるクロック信号ＣＬＫの周波数を１／Ｎに分周したクロック信号を出力クロック信号として出力する。尚、分周回路３は、出力すべき上記出力クロック信号の周波数を、後述する各種分周設定信号に応じて微調整可能な構成となっている。
図２は、かかる分周回路３の内部構成を示す図である。
【０００９】
図２において、分周カウンタ３１は、上記クロック信号ＣＬＫのパルス数を計数して得たカウント値を比較器２１に供給する。尚、分周カウンタ３１は、かかる比較器２１から、比較一致を示す例えば論理レベル"１"の比較結果信号ＣＭＰが供給されたときには、クロック信号ＣＬＫのエッジタイミングでそのカウント値を"０"にリセットする。アドレスカウンタ３３は、かかる比較器２１から、比較一致を示す論理レベル"１"の比較結果信号ＣＭＰが供給される度にそのカウント値を"１"だけカウントアップする。アドレスカウンタ３３は、そのカウント値が"ｎ−１"に到達したら、次のカウントアップ動作にてカウント値を初期値、例えば"０"に戻し、そこから再びカウントを続ける。セレクタ３４は、論理レベル"０"の分周設定イネーブル信号が供給された場合は上記アドレスカウンタ３３のカウント値をメモリアドレスＡＤとしてメモリ３５に供給する一方、論理レベル"１"の分周設定イネーブル信号が供給された場合には、外部供給された分周設定アドレスを上記メモリアドレスＡＤとしてメモリ３５に供給する。メモリ３５は、分周データ書込信号に応じて、上記メモリアドレスＡＤにて示される番地に上記分周データを書き込む。更に、メモリ３５は、上記メモリアドレスＡＤにて示される番地に記憶されている分周データを読み出してこれを比較器３２に供給する。尚、メモリ３５は、電源ＯＦＦ時においてもその記憶内容が保持される不揮発性のメモリである。比較器３２は、上記メモリ３５から読み出された分周データと、上記分周カウンタ３１のカウント値とを比較して、両者が一致した場合には論理レベル"１"、不一致である場合には論理レベル"０"の比較結果信号ＣＭＰを発生し、これを上記分周カウンタ３１、上記アドレスカウンタ３３、及びイネーブルラッチ３６の各々に供給する。イネーブルラッチ３６及びインバータ３７は、論理レベル"１"の比較結果信号ＣＭＰが供給される度に、クロック信号ＣＬＫのエッジタイミングにてその論理レベルが反転する信号を生成し、これを出力クロック信号として出力する。
【００１０】
尚、図１及び図２に示されるクロック信号発生回路では、所望周波数の出力クロック信号を発生させるべく、予め、分周回路３におけるクロック分周数を任意の数に初期設定しておく。
例えば、上記クロック信号ＣＬＫとして要求される要求周波数ｆPの1/6の周波数、すなわち(1/6)・ｆPなる周波数の出力クロック信号を発生させたい場合には、図３に示されるが如く、メモリ３５の番地０〜番地３各々に、クロック分周数"６"を決定する分周データとして"２"を書き込んでおくのである。
【００１１】
かかる初期設定が終了したら、次に、クロック信号発生回路に対してクロック周波数の微調整を行う。尚、かかる微調整は、例えば、工場出荷時における検査・調整工程において実施する。
図４は、かかる微調整を実施する際のシステム構成の一例を示す図である。
図４に示されるように、図１及び図２に示されるが如き内部構成を有するクロック信号発生回路１００に、本発明によるクロック周波数調整方法に従ってクロック周波数の調整を行うクロック周波数調整装置２００が接続される。
【００１２】
先ず、クロック周波数調整装置２００は、論理レベル"１"の分周設定イネーブル信号をクロック信号発生回路１００に供給する。これにより、クロック信号発生回路１００のセレクタ３４は、クロック周波数調整装置２００から供給された分周設定アドレスをメモリアドレスＡＤとしてメモリ３５に供給することになる。
【００１３】
次に、クロック周波数調整装置２００は、クロック信号発生回路１００のＰＬＬ回路１から出力されたクロック信号ＣＬＫを取り込んで、その周波数を測定する。
この際、測定されたクロック信号ＣＬＫの周波数が要求周波数ｆPと略一致した場合には、周波数の調整をする必要が無いので、クロック周波数調整装置２００は、その動作を終了する。
【００１４】
一方、測定されたクロック信号ＣＬＫの周波数が要求周波数ｆPよりも低い、例えば要求周波数ｆPの１１／１２である場合には、クロック周波数調整装置２００は、図５に示されるが如くメモリ３５の番地３に記憶されている分周データのみを"１"に書き換えるべく、分周データ、分周設定アドレス及び分周データ書込信号各々を分周回路３に供給する。すなわち、メモリ３５に記憶されている分周データの値を"２"から"１"に減少させるのである。
【００１５】
又、測定されたクロック信号ＣＬＫの周波数が要求周波数ｆPよりも高い、例えば要求周波数ｆPの１３／１２である場合には、クロック周波数調整装置２００は、図６に示されるが如くメモリ３５の番地３に記憶されている分周データのみを"３"に書き換えるべく、分周データ、分周設定アドレス及び分周データ書込信号各々を分周回路３に供給する。すなわち、メモリ３５に記憶されている分周データの値を"２"から"３"に増大させるのである。
【００１６】
上述した如きクロック周波数の微調整が終了すると、クロック周波数調整装置２００がはずされ、分周回路３のセレクタ３４には論理レベル"０"の分周設定イネーブル信号が固定供給される。つまり、セレクタ３４は、アドレスカウンタ３３のカウント値をメモリアドレスＡＤとしてメモリ３５に供給するようになるのである。
【００１７】
以下に、かかるクロック周波数の微調整が為されたクロック信号発生回路の動作について説明する。尚、アドレスカウンタ３３は、"０"〜"３"を循環してカウントする４進カウンタであるとする。
図７は、水晶発振器２及びＰＬＬ回路１にて生成されたクロック信号ＣＬＫの周波数が要求周波数ｆPと略一致している場合での分周回路３の内部動作タイミングを示す図である。
【００１８】
クロック信号ＣＬＫの周波数が要求周波数ｆPと略一致している場合には、図３に示される形態にてメモリ３５内に分周データが書き込まれているので、図７に示されるように、メモリ３５から読み出される分周データは常に"２"である。よって、比較器３２は、分周カウンタ３１のカウント値が"２"に到達する度に論理レベル"０"から"１"へと推移する比較結果信号ＣＭＰを図７に示されるように出力する。従って、イネーブルラッチ３６は、図７に示されるように、その２周期分の長さがクロック信号ＣＬＫの１２パルス分、つまり１周期の長さがクロック信号ＣＬＫの６パルス分となる出力クロック信号を出力することになる。
【００１９】
このように、クロック信号ＣＬＫの周波数が要求周波数ｆPと略一致している場合には、このクロック信号ＣＬＫをそのまま６分周すれば、(1/6)・ｆPなる周波数の出力クロック信号を発生させることが出来る。
一方、図８は、上記クロック信号ＣＬＫの周波数が要求周波数ｆPの11/12、すなわち、(ｆP・11/12)である場合における分周回路３の内部動作タイミングを示す図である。
【００２０】
この際、メモリ３５内には図５に示される形態にて分周データが書き込まれているので、このメモリ３５から読み出される分周データは、図８に示されるように、アドレスカウンタ３３のカウント値(メモリアドレスＡＤ)が"０"〜"２"である場合は"２"、そのカウント値が"３"である場合には"１"となる。よって、比較器３２は、メモリ３５から読み出される分周データが"２"である期間中は、分周カウンタ３１のカウント値が"２"に到達する度に論理レベル"０"から"１"へと推移する比較結果信号ＣＭＰを出力する。ところが、メモリ３５から読み出された分周データが"１"である期間中は、比較結果信号ＣＭＰは、図８に示されるが如く分周カウンタ３１のカウント値が"１"に到達した時点で論理レベル"０"から"１"へと推移する。従って、イネーブルラッチ３６は、図８に示されるように、その２周期分の長さがクロック信号ＣＬＫの１１パルス分となる出力クロック信号を生成することになる。この際、クロック信号ＣＬＫの周波数は、その要求周波数ｆPよりも低い周波数(ｆP・11/12)なので、出力クロック信号の１周期の平均長ＴAは、
その周波数は、(1/6)・ｆPとなる。
【００２１】
よって、例え、クロック信号ＣＬＫの周波数が要求周波数ｆPよりも低い周波数(ｆP・11/12)であっても、(1/6)・ｆPなる周波数を有する出力クロック信号を得ることが出来るのである。
又、図９は、上記クロック信号ＣＬＫの周波数が要求周波数ｆPの13/12、すなわち、(ｆP・13/12)である場合における分周回路３の内部動作タイミングを示す図である。
【００２２】
この際、メモリ３５内には図６に示される形態にて分周データが書き込まれているので、このメモリ３５から読み出される分周データは、図９に示されるが如くアドレスカウンタ３３のカウント値(メモリアドレスＡＤ)が"０"〜"２"である場合は"２"、そのカウント値が"３"である場合には"３"となる。よって、比較器３２は、メモリ３５から読み出される分周データが"２"である期間中は、図９に示されるように、分周カウンタ３１のカウント値が"２"に到達する度に論理レベル"０"から"１"へと推移する比較結果信号ＣＭＰを出力する。ところが、メモリ３５から読み出された分周データが"３"である期間中は、図９に示されるように、分周カウンタ３１のカウント値が"３"に到達するまで論理レベル"０"から"１"へと推移しない。従って、イネーブルラッチ３６は、図９に示されるように、その２周期分の長さがクロック信号ＣＬＫの１３パルス分となる出力クロック信号を生成することになる。この際、クロック信号ＣＬＫの周波数は、その要求周波数ｆPよりも高い周波数(ｆP・13/12)なので、出力クロック信号の１周期の平均長ＴAは、
その周波数は、(1/6)・ｆPとなる。
【００２３】
よって、例え、クロック信号ＣＬＫの周波数が要求周波数ｆPよりも高い周波数(ｆP・13/12)であっても、(1/6)・ｆPなる周波数を有する出力クロック信号を得ることが出来るのである。
以上の如く、本発明によれば、発振回路の精度が低い為に、この発振回路が発生する定周波数信号の周波数が要求周波数に対してズレていても、かかる定周波数信号に基づいて所望周波数のクロック信号を発生させることが可能となる。
【００２４】
尚、上記実施例においては、アドレスカウンタ３３を４進カウンタとして、メモリ３５の番地０〜３に分周データを記憶させるようにしているが、かかる構成に限定されるものではない。要するに、アドレスカウンタを用いて、メモリ３５の番地０〜番地(ｎ−１)の各々に分周データを記憶するようにすれば良いのである。この際、分周データを記憶すべく用意されるメモリ３５の番地の数、並びに、その番地各々に記憶する分周データを適切に設定すれば、発振回路の周波数精度に拘わらず、この発振回路が発生した定周波数信号に基づいて様々な周波数のクロック信号を生成することが可能になる。
【００２５】
又、上記実施例においては、メモリ３５の番地３に記憶されている分周データのみを増大又は減少させるようにしているが、クロック信号ＣＬＫの精度に応じて複数の分周データの値を増大又は減少させるようにしても良い。要するに、クロック信号ＣＬＫの周波数が所望の要求周波数ｆPよりも低い場合にはメモリ３５に記憶されている少なくとも１の分周データの値を小さくし、クロック信号ＣＬＫの周波数が要求周波数ｆPよりも高い場合には、メモリ３５に記憶されている少なくとも１の分周データの値を大きくすれば良いのである。
【００２６】
又、上記実施例においては、クロック周波数の微調整を、工場出荷時での検査・調整行程においてのみで実施するようにしているが、通常の動作時において定期的に実施するようにしても構わない。
図１０は、かかる点に鑑みて為されたネットワークシステムの構成を示す図である。
【００２７】
図１０において、インターネット又はＬＡＮ(local area network)等からなるネットワーク２００上には、標準時刻を提供する時計サーバ３００、並びに、上記図１及び図２に示される内部構成を有するクロック信号発生回路１００を搭載した端末装置４００が接続されている。
端末装置４００には、上記クロック信号発生回路１００で発生した出力クロック信号に基づいて時刻の計時を行う時計回路１０１、各種端末機能を実施させる為の入出力装置１０２、及び上記ネットワーク２００との双方向通信を確立するインターフェース回路１０３が設けられている。更に、かかる端末装置４００には、ＲＯＭ１０４に記憶されているソフトウェアに従って上記クロック信号発生回路１００、時計回路１０１、入出力装置１０２及び接続インターフェース回路１０３各々を制御するＣＰＵ１０５が設けられている。
【００２８】
端末装置４００は、上記時計回路１０１にて計時された時刻を絶対時間として用いることにより、各種の情報管理を行うようにしている。この際、端末装置４００では、上記時計回路１０１自体の計時の"遅れ"又は"進み"具合を定期的に微調整する。
図１１は、かかる微調整を行うべく、ＲＯＭ１０４に記憶されているソフトウェアに従ってＣＰＵ１０５が実行する時計調整サブルーチンを示す図である。
【００２９】
図１１において、先ず、ＣＰＵ１０５は、ネットワーク２００にアクセスを行うことにより時計サーバ３００から標準時刻の提供を受け、これを内蔵レジスタＸ(図示せぬ)に記憶させる(ステップＳ１)。次に、ＣＰＵ１０５は、時計回路１０１が計時した時刻を取り込み、これを内蔵レジスタＹ(図示せぬ)に記憶させる(ステップＳ２)。次に、ＣＰＵ１０５は、これら内蔵レジスタＸ及びＹ各々に記憶されている時刻が互いに同一であるか否かの判定を行う(ステップＳ３)。ステップＳ３において、両者が同一時刻ではないと判定されると、ＣＰＵ１０５は、メモリ３５の例えば番地３に記憶されている分周データを読み出し、これを内蔵レジスタＺ(図示せぬ)に記憶させる(ステップＳ４)。次に、ＣＰＵ１０５は、内蔵レジスタＸに記憶されている時刻が、内蔵レジスタＹに記憶されている時刻よりも大であるか否かの判定を行う(ステップＳ５)。すなわち、ステップＳ５では、時計サーバ３００から提供された標準時刻に対して時計回路１０１の計時時刻が遅れているか否かの判定が為されるのである。
【００３０】
かかるステップＳ５において、内蔵レジスタＸに記憶されている時刻の方が大である、すなわち、時計サーバ３００から提供された標準時刻に対して時計回路１０１の計時時刻が遅れていると判定された場合、ＣＰＵ１０５は、内蔵レジスタＺに記憶されている分周データの値から１を減算した値を、この内蔵レジスタＺに上書きする(ステップＳ６)。
【００３１】
一方、上記ステップＳ５において、内蔵レジスタＸに記憶されている時刻の方が小である、すなわち、時計サーバ３００から提供された標準時刻に対して時計回路１０１の計時時刻が進んでいると判定された場合、ＣＰＵ１０５は、上記内蔵レジスタＺに記憶されている分周データの値に１を加算した値を、この内蔵レジスタＺに上書きする(ステップＳ７)。
【００３２】
上記ステップＳ６又はＳ７の実行後、ＣＰＵ１０５は、上記内蔵レジスタＺに記憶されている内容を新たな分周データとして、上記ステップＳ４にて読み出しを行ったメモリ３５の番地(例えば、メモリ３５の番地３)に上書きする(ステップＳ８)。
このように、時計回路１０１の計時時刻が標準時刻に対して進んでいる場合には、上記ステップＳ７及びＳ８の実行により、メモリ３５に記憶されている分周データの値を増加させている。これにより、クロック信号発生回路１００が発生する出力クロック信号の周波数は低くなり、結果として、時計回路１０１での"計時進み"が補正されるのである。
【００３３】
一方、時計回路１０１の計時時刻が標準時刻に対して遅れている場合には、上記ステップＳ６及びＳ８の実行により、メモリ３５に記憶されている分周データの値を減少させている。これにより、クロック信号発生回路１００が発生する出力クロック信号の周波数が高くなり、結果として時計回路１０１の"計時遅れ"が補正されるのである。
【００３４】
上記ステップＳ８の実行後、又は、上記ステップＳ３において内蔵レジスタＸ及びＹ各々に記憶されている時刻が互いに同一であると判定された場合、ＣＰＵ１０５は、この時計調整サブルーチンを抜けて、端末装置の主動作を制御するメインフローの実行に戻る。
図１１に示される時計調整サブルーチンは、上記メインフローの実行中において所定時間経過毎に定期的に実施される。
【００３５】
よって、例え、クロック信号発生回路１００に搭載されている発振回路(水晶発振器２)の周波数精度が低いものであっても、このクロック信号発生回路１００から出力される出力クロック信号の周波数精度は高くなり、それ故に、時計回路１０１からは正確な時刻計時が為されるようになる。
尚、上記実施例においては、分周回路３のメモリ３５として不揮発性メモリを用いるようにしているが、本発明によるクロック信号発生回路を搭載する装置によっては、必ずしも不揮発性メモリを使用する必要はない。要するに、電源がＯＮ状態になる度に、図３に示されるが如き初期設定、並びに図５又は図６に示されるが如き微調整を実施するような装置に搭載するならば、メモリ３５をレジスタ等で代用しても構わないのである。
【００３６】
【発明の効果】
以上、詳述したように本発明によるクロック信号発生回路は、定周波数信号の周波数を分周した周波数のクロック信号を出力するクロック信号発生回路であって、複数の分周データが記憶されているメモリと、かかるメモリに記憶されている分周データの各々を順次繰り返し読み出すべく制御するメモリ制御回路と、上記定周波数信号のパルス数を計数して計数値を得てこの計数値が上記メモリから読み出された分周データと一致したらその計数値を初期値にリセットする分周カウンタと、上記メモリから読み出された分周データと上記計数値とが一致する度に論理レベルが反転する信号をクロック信号として出力する回路と、からなる構成となっている。
【００３７】
従って、上記定周波数信号が所望の要求周波数よりも低い場合には上記メモリに記憶されている少なくとも１の分周データの値を小さくし、かかる要求周波数よりも高い場合にはメモリに記憶されている少なくとも１の分周データの値を大きくすべき調整を行えば、例え、上記定周波数信号を発生する発振回路として周波数精度の低いものが用いられていても、要求精度を満たした所望周波数のクロック信号を発生させることが出来る。
【００３８】
よって、本発明によれば、クロック発生源である発振回路として比較的精度の低い安価なものを用いることが可能となるので、製品の低価格化が図れるようになる。
【図面の簡単な説明】
【図１】本発明によるクロック信号発生回路の構成を示す図である。
【図２】本発明によるクロック信号発生回路における分周回路３の内部構成を示す図である。
【図３】初期設定によって分周回路３のメモリ３５に書き込まれた分周データの一例を示す図である。
【図４】本発明によるクロック信号発生回路１００に対して微調整を実施する際のシステム構成の一例を示す図である。
【図５】クロック信号ＣＬＫの周波数が要求周波数ｆPよりも低い場合に、クロック周波数の微調整によって書き換えられたメモリ３５の記憶内容の一例を示す図である。
【図６】クロック信号ＣＬＫの周波数が要求周波数ｆPよりも高い場合に、クロック周波数の微調整によって書き換えられたメモリ３５の記憶内容の一例を示す図である。
【図７】クロック信号ＣＬＫの周波数が要求周波数ｆPと一致している場合における、分周回路３の内部動作を示すタイムチャートである。
【図８】クロック信号ＣＬＫの周波数が要求周波数ｆPよりも低い場合における、分周回路３の内部動作を示すタイムチャートである。
【図９】クロック信号ＣＬＫの周波数が要求周波数ｆPよりも高い場合における、分周回路３の内部動作を示すタイムチャートである。
【図１０】本発明によるクロック信号発生回路１００を搭載した端末装置４００を含むネットワークシステムの構成を示す図である。
【図１１】図１０に示される端末装置４００のＣＰＵ１０５によって実行される時計調整サブルーチンを示す図である。
【主要部分の符号の説明】
１ ＰＬＬ回路
２ 水晶発振器
３ 分周回路
３１ 分周カウンタ
３２ 比較器
３３ アドレスカウンタ
３４ セレクタ
３５ メモリ
３６ イネーブルラッチ
１００ クロック信号発生回路
Claims (3)
- 定周波数信号の周波数を分周した周波数のクロック信号を出力するクロック信号発生回路であって、
所定値を示す分周データが複数のアドレス各々に記憶されているメモリと、
前記アドレスを所定周期毎に変更しつつ当該アドレスに記憶されている前記分周データを読み出すべく前記メモリを制御するメモリ制御回路と、
前記定周波数信号のパルス数を計数して計数値を得てこの計数値が前記メモリから読み出された前記分周データと一致した時に前記計数値を初期値にリセットする分周カウンタと、
前記メモリから読み出された前記分周データと前記計数値とが一致する度に論理レベルが反転する信号を生成しこれを前記クロック信号として出力する回路と、
前記定周波数信号の周波数が所望の要求周波数よりも低い場合には前記メモリに記憶されている少なくとも１の前記分周データの値を小なる値に変更する一方、前記定周波数信号の周波数が前記要求周波数よりも高い場合には前記メモリに記憶されている少なくとも１の前記分周データの値を大なる値に変更する周波数調整回路と、を含むことを特徴とするクロック信号発生回路。 - 前記メモリ制御回路は、前記メモリから読み出された前記分周データと前記計数値とが一致する度に前記アドレスの変更を行うことを特徴とする請求項１記載のクロック信号発生回路。
- 定周波数にて発振する定周波数信号を発生する発振回路と、所定値を示す分周データが複数のアドレス各々に記憶されているメモリと、前記アドレスを所定周期毎に変更しつつ当該アドレスに記憶されている前記分周データを読み出すべく前記メモリを制御するメモリ制御回路と、前記定周波数信号のパルス数を計数して計数値を得てこの計数値が前記メモリから読み出された前記分周データと一致した時に前記計数値を初期値にリセットする分周カウンタと、前記メモリから読み出された前記分周データと前記計数値とが一致する度に論理レベルの反転する信号をクロック信号として出力する回路と、からなるクロック信号発生回路のクロック周波数を調整する方法であって、
前記定周波数信号の周波数が所望の要求周波数よりも低い場合には前記メモリに記憶されている少なくとも１の前記分周データを小さくする一方、前記定周波数信号の周波数が前記要求周波数よりも高い場合には前記メモリに記憶されている少なくとも１の前記分周データを大きくすることを特徴とするクロック周波数調整方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15130199A JP3970474B2 (ja) | 1999-05-31 | 1999-05-31 | クロック信号発生回路及びそのクロック周波数調整方法 |
| US09/534,632 US6323713B1 (en) | 1999-05-31 | 2000-03-27 | Clock signal generating circuit and clock frequency adjusting method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15130199A JP3970474B2 (ja) | 1999-05-31 | 1999-05-31 | クロック信号発生回路及びそのクロック周波数調整方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000341092A JP2000341092A (ja) | 2000-12-08 |
| JP3970474B2 true JP3970474B2 (ja) | 2007-09-05 |
Family
ID=15515697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15130199A Expired - Lifetime JP3970474B2 (ja) | 1999-05-31 | 1999-05-31 | クロック信号発生回路及びそのクロック周波数調整方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6323713B1 (ja) |
| JP (1) | JP3970474B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FI20000638A (fi) * | 2000-03-17 | 2001-09-18 | Nokia Mobile Phones Ltd | Oskillaattorin säätö |
| JP4185678B2 (ja) * | 2001-06-08 | 2008-11-26 | 株式会社日立製作所 | 液晶表示装置 |
| US7158900B2 (en) * | 2002-01-07 | 2007-01-02 | Siemens Energy & Automation, Inc. | Pulse output function for programmable logic controller |
| FR2868563B1 (fr) * | 2004-03-30 | 2006-06-09 | Giga Byte Tech Co Ltd | Dispositif et procede capables de detecter un etat du bois en vue de regler une horloge |
| US8593470B2 (en) * | 2005-02-24 | 2013-11-26 | Ati Technologies Ulc | Dynamic memory clock switching circuit and method for adjusting power consumption |
| TWI320999B (en) | 2006-08-18 | 2010-02-21 | Via Tech Inc | Frequency adjusting method of cdr circuit and device therefor |
| JP5965223B2 (ja) * | 2012-06-29 | 2016-08-03 | ルネサスエレクトロニクス株式会社 | クロック補正回路及びクロック補正方法 |
| JP6268020B2 (ja) * | 2014-03-26 | 2018-01-24 | ラピスセミコンダクタ株式会社 | クロック生成方法および半導体装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3798564A (en) * | 1971-03-08 | 1974-03-19 | J Langham | Digital frequency multiplier |
| US3970954A (en) * | 1975-04-03 | 1976-07-20 | Bell Telephone Laboratories, Incorporated | Digital frequency multiplier |
| JPH0385012A (ja) | 1989-08-29 | 1991-04-10 | Canon Inc | パルス発生回路 |
| JPH04100310A (ja) | 1990-08-08 | 1992-04-02 | Yaskawa Electric Corp | デジタルパルス幅変換回路 |
| JPH05129895A (ja) | 1991-10-31 | 1993-05-25 | Sony Corp | クロツク発生回路 |
-
1999
- 1999-05-31 JP JP15130199A patent/JP3970474B2/ja not_active Expired - Lifetime
-
2000
- 2000-03-27 US US09/534,632 patent/US6323713B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6323713B1 (en) | 2001-11-27 |
| JP2000341092A (ja) | 2000-12-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6225840B1 (en) | Clock generation circuit which reduces a transition time period and semiconductor device using the same | |
| US5771264A (en) | Digital delay lock loop for clock signal frequency multiplication | |
| US5410683A (en) | Programmable divider exhibiting a 50/50 duty cycle | |
| US7454645B2 (en) | Circuit and method for monitoring the status of a clock signal | |
| JP3094977B2 (ja) | Ｐｌｌ回路 | |
| JP4077979B2 (ja) | 半導体集積回路装置 | |
| US6687321B1 (en) | Digital PLL circuit | |
| US6084441A (en) | Apparatus for and method of processing data | |
| US7078952B2 (en) | Device for calibrating a clock signal | |
| JP3970474B2 (ja) | クロック信号発生回路及びそのクロック周波数調整方法 | |
| US6373308B1 (en) | Direct-measured DLL circuit and method | |
| GB2196450A (en) | Processor clocking | |
| Shahani et al. | Low-power dividerless frequency synthesis using aperture phase detection | |
| US6456679B1 (en) | Phase-coupled clock signal generator and character generator comprising such a phase-coupled clock signal generator | |
| JP3492494B2 (ja) | 乱数発生回路 | |
| JP2006229630A (ja) | 発振回路 | |
| JP3144312B2 (ja) | クロック周期調節方法とその装置 | |
| JP2002135116A (ja) | Ｐｌｌ回路と分周方法 | |
| JP2661590B2 (ja) | 情報処理装置の内蔵時計 | |
| US20230384738A1 (en) | Time to digital converter (tdc) circuit with self-adaptive time granularity and related methods | |
| JP2004180078A (ja) | クロック発生ｉｃ、およびシステムボード | |
| JP7173833B2 (ja) | 半導体集積回路、及び、同半導体集積回路を備えた装置 | |
| JPH0733467Y2 (ja) | ディジタル位相同期ループ回路 | |
| KR100386949B1 (ko) | 디지털 데이터 처리 시스템 | |
| JPH05315898A (ja) | トリガ同期回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040325 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040720 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040914 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20041020 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041215 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20050119 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20050218 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070420 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070606 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 3970474 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100615 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110615 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110615 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120615 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130615 Year of fee payment: 6 |
|
| EXPY | Cancellation because of completion of term |