KR20100094562A - 정수 및 분수 시간 분해능을 갖는 프로그래머블 지연 회로 - Google Patents

정수 및 분수 시간 분해능을 갖는 프로그래머블 지연 회로 Download PDF

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무스타파 케스킨
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퀄컴 인코포레이티드
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    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
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Abstract

정수 및 분수 시간 분해능을 갖는 지연을 제공할 수 있는 프로그래머블 지연 회로가 설명된다. 하나의 예시적인 설계에서, 장치는 제 1 및 제 2 지연 회로를 포함한다. 제 1 지연 회로는 정수의 시간 단위의 제 1 지연을 제공한다. 제 2 지연 회로는 제 1 지연 회로에 커플링하고 분수의 1 시간 단위의 제 2 지연을 제공한다. 제 1 지연 회로는 직렬로 커플링된 다중의 단위 지연 셀을 포함할 수도 있다. 각 단위 지연 셀은 인에이블될 때 1 시간 단위의 지연을 제공할 수도 있다. 제 2 지연 회로는 제 1 및 제 2 경로를 가질 수도 있다. 제 1 경로는 선택될 때 더 짧은 지연을 제공할 수도 있으며, 제 2 경로는 선택될 때 더 긴 지연을 제공할 수도 있다. 제 2 경로는 제 2 경로에 대해 더 긴 지연을 획득하기 위해 추가의 로딩을 제공하는 적어도 하나의 더미 논리 게이트에 커플링될 수도 있다.

Description

정수 및 분수 시간 분해능을 갖는 프로그래머블 지연 회로{PROGRAMMABLE DELAY CIRCUIT WITH INTEGER AND FRACTIONAL TIME RESOLUTION}
본 개시물은 일반적으로, 전자 회로에 관한 것으로, 더욱 구체적으로는 지연 회로에 관한 것이다.
플립-플롭 또는 래치와 같은 동기 회로는 일 소스로부터 데이터 신호를 수신하고 다른 소스로부터 클럭 신호를 수신할 수도 있다. 데이터 및 클럭 신호는 상이한 전파 지연을 가질 수도 있으며, 동기 회로에서 시간 정렬되지 않을 수도 있다. 이들 신호가 시간 정렬되도록 적절한 양 만큼 클럭 신호 및/또는 데이터 신호를 지연시키는 것이 바람직할 수도 있다. 그 후, 이것은 동기 회로가 더 빠른 레이트로 동작할 수 있게 하고/하거나 더 많은 시간 마진을 달성할 수 있게 하는데, 이 양자는 바람직하다.
도 1 은 중앙 프로세싱 유닛 (CPU) 및 2개의 메모리를 갖는 디바이스를 도시한다.
도 2 는 입력 인터페이스 회로의 블록도를 도시한다.
도 3 은 프로그래머블 지연 회로의 블록도를 도시한다.
도 4 는 N-스테이지 풀 지연 회로의 개략도를 도시한다.
도 5 는 분수 지연 회로의 개략도를 도시한다.
도 6 은 다른 분수 지연 회로의 개략도를 도시한다.
도 7 은 무선 통신 디바이스의 블록도를 도시한다.
단어 "예시적인" 은, "예, 경우, 또는 예시로서 기능하는" 것을 의미하도록 여기에서 사용된다. 여기에 "예시적인" 것으로서 설명된 임의의 실시형태가 다른 예시적인 실시형태 보다 바람직하거나 유용한 것으로 반드시 해석되지는 않는다.
여기에 설명된 프로그래머블 지연 회로는, 플립-플롭, 래치 등과 같은 동기 회로에 제공된 신호의 지연을 매칭하기 위해 사용될 수도 있다. 프로그래머블 지연 회로는 동일한 집적 회로 (IC) 또는 상이한 IC 상에서 구현될 수도 있는 CPU 및 메모리와 같은 상이한 디바이스들 사이의 인터페이스 회로에 대해 사용될 수도 있다. 프로그래머블 지연 회로는 또한, 소정의 디바이스 또는 IC 내의 내부 회로에 대해 사용될 수도 있다.
도 1 은 CPU (110) 및 메모리 (120 및 130) 를 갖는 디바이스 (100) 의 블록도를 도시한다. CPU (110) 는 디지털 신호 프로세서 (DSP), 범용 프로세서, 마이크로-프로세서, 축소 명령 세트 컴퓨팅 (RISC) 프로세서, 컴플렉스 명령 세트 컴퓨팅 (CISC) 프로세서 등과 같은 임의의 타입의 프로세서를 포함할 수도 있다. 메모리 (120 및 130) 는 동일하거나 상이한 타입의 메모리일 수도 있다. 예를 들어, 메모리 (120) 는 동기 동적 랜덤 액세스 메모리 (SDRAM) 일 수도 있으며, 메모리 (130) 는 NAND 플래시 또는 NOR 플래시와 같은 플래시 메모리일 수도 있다. CPU (110) 및 메모리 (120 및 130) 는 응용 주문형 집적 회로 (ASIC) 와 같은 단일 IC 상에서 구현될 수도 있다. 다르게는, CPU (110) 및 메모리 (120 및 130) 는 개별 IC 상에서 구현될 수도 있다.
CPU (110) 는 메모리 (120) 와 데이터를 교환하는 입/출력 인터페이스 회로 (I/O Ckt; 112) 를 포함한다. 메모리 (120) 는 CPU (110) 및 메모리 (130) 각각과 데이터를 교환하는 I/O 회로 (122 및 124) 를 포함한다. 메모리 (130) 는 메모리 (120) 와 데이터를 교환하는 I/O 회로 (132) 를 포함한다. 데이터 스루풋을 개선하기 위해 가능한 한 높은 클럭 레이트에서 CPU (110) 와 메모리 (120 및 130) 사이의 인터페이스를 동작시키는 것이 바람직할 수도 있다. 높은 클럭 레이트는 I/O 회로 (112, 122, 124 및 132) 에서 여기에 설명된 프로그래머블 지연 회로를 사용함으로써 지원될 수도 있다.
도 2 는 도 1 에 도시된 I/O 회로 각각에서 사용될 수도 있는 입력 인터페이스 회로 (200) 의 예시적인 설계의 개략도를 도시한다. 이러한 예시적인 설계에서, 입력 인터페이스 회로 (200) 는, 플립-플롭, 래치 등을 포함할 수도 있는 동기 회로 (220) 및 프로그래머블 지연 회로 (210) 를 포함한다. 프로그래머블 지연 회로 (210) 는 클럭 신호를 수신하고 지연된 클럭 신호를 제공한다. 동기 회로 (220) 는 데이터 신호 및 지연된 클럭 신호를 수신하고 출력 신호를 제공한다. 프로그래머블 지연 회로 (210) 는, 지연된 클럭 신호가 동기 회로 (220) 의 입력에서 데이터 신호와 시간 정렬되도록 적합한 지연량을 제공한다. 지연량은 선택 제어에 의해 프로그램가능하고 결정될 수도 있다.
일 양태에서, 프로그래머블 지연 회로 (210) 는 정수 및 분수 시간 분해능 (integer and fractional time resolution) 을 갖는 지연을 제공할 수 있다. 정수 시간 분해능은 효율적으로 구현될 수 있는 단위 지연 셀로 획득될 수도 있다. 분수 시간 분해능은 후술하는 바와 같이 효율적으로 획득될 수도 있다. 분수 시간 분해능은, 클럭 신호가 더 미세한 주파수 분해능으로 지연되거나 비대칭되게 할 수도 있는 더 미세한 지연 분해능을 제공할 수 있다.
도 3 은 도 2 에서의 프로그래머블 지연 회로 (210) 의 예시적인 설계의 블록도를 도시한다. 이러한 예시적인 설계에서, 프로그래머블 지연 회로 (210) 는 N-스테이지 풀 지연 회로 (310), 하프 지연 회로 (320), 쿼터 지연 회로 (330) 및 단일 종단-차동 컨버터 (single-ended-to-differential converter; 340) 를 포함하며, 이들 모두는 직렬로 커플링된다. 풀 지연 회로 (310) 는 클럭 신호를 수신하고, 1 내지 N 시간 단위의 지연을 제공하고, 여기서 N 은 1 보다 큰 임의의 정수값일 수도 있다. 시간 단위 (Tunit) 는 임의의 적합한 시간 지속기간일 수도 있고, 프로그래머블 지연 회로 (210) 가 사용되는 애플리케이션, 원하는 정수 지연 분해능 등과 같은 다양한 팩터에 기초하여 선택될 수도 있다. 예를 들어, Tunit 은 대략 피코초 (ps), 수십 피코초 등일 수도 있다. 하프 지연 회로 (320) 는 풀 지연 회로 (310) 의 출력을 수신하고, 인에이블될 때 1/2 의 시간 단위의 지연을 제공한다. 쿼터 지연 회로 (330) 는 하프 지연 회로 (320) 의 출력을 수신하고, 인에이블될 때 1/4 의 시간 단위의 지연을 제공한다. 지연 회로 (320 및 330) 의 결합은, 제로 내지 3Tunit/4 의 분수 지연과 후술할 시간 오프셋의 합을 제공할 수 있다.
지연 회로 (310, 320 및 330) 는 도 3 에 도시된 순서와는 상이한 순서로 배열될 수도 있다. 또한, 하나 이상의 추가 분수 지연 회로 (예를 들어, 1/8 지연 회로, 1/16 지연 회로 등) 가 더욱 미세한 지연 분해능을 제공하기 위해 사용될 수도 있다. 단일 종단-차동 컨버터 (340) 는 최종 지연 회로 (330) 로부터 단일 종단 신호를 수신하고, 단일 종단-차동 변환을 수행하며, 차동 지연 클럭 신호 (Clockp 및 Clockn) 를 제공한다.
도 4 는 도 3 에서의 N-스테이지 풀 지연 회로 (310) 의 예시적인 설계의 개략도를 도시한다. 이러한 예시적인 설계에서, 풀 지연 회로 (310) 는 직렬로 커플링된 N개의 단위 지연 셀 (410a 내지 410n) 을 포함한다. 단위 지연 셀 (410a 내지 410n) 은 원하는 지연량을 얻기 위해 제어 신호 (S1 및 R1 내지 SN 및 RN) 에 기초하여 순차적 순서로 인에이블될 수도 있다. 예를 들어, Tunit 의 지연은 단위 지연 셀 (410a) 만을 인에이블함으로써 획득될 수도 있고, 2Tunit 의 지연은 2개의 단위 지연 셀 (410a 및 410b) 을 인에이블함으로써 획득될 수 있으며, NㆍTunit 의 지연은 모든 N개의 단위 지연 셀 (410a 내지 410n) 을 인에이블함으로써 획득될 수도 있다.
각 단위 지연 셀 (410) 은, (ⅰ) NAND 게이트 (412) 로 구성된 상부 경로, 및 (ⅱ) NAND 게이트 (416) 로 구성된 하부 경로를 포함한다. 각 단위 지연 셀 (410) 은 상부 경로로부터 하부 경로까지 출력 신호를 커플링하는 NAND 게이트 (414) 를 더 포함한다. n-번째 단위 지연 셀에 대해 (여기서 1≤n≤N), NAND 게이트 (412) 는 상부 경로에 대한 입력 신호 (Xn) 및 제어 신호 (Sn) 를 수신하고, 상부 경로에 대한 출력 신호 (Yn) 를 제공한다. NAND 게이트 (414) 는 출력 신호 (Yn) 및 제어 신호 (Rn) 를 수신하고, 그 출력을 NAND 게이트 (416) 에 제공한다. NAND 게이트 (416) 는 하부 경로에 대한 입력 신호 (Un) 를 수신하고 NAND 게이트 (414) 의 출력은 하부 경로에 대한 출력 신호 (Vn) 를 제공한다.
각 단위 지연 셀 (410) 은 다음과 같이 동작한다. NAND 게이트 (412) 는, (ⅰ) 제어 신호 (Sn) 가 논리 하이에 있으면 입력 신호 (Xn) 또는 (ⅱ) 제어 신호 (Sn) 가 논리 로우에 있으면 논리 하이를 패스한다. NAND 게이트 (414) 는, (ⅰ) 제어 신호 (Rn) 가 논리 하이에 있으면 출력 신호 (Yn) 또는 (ⅱ) 제어 신호 (Rn) 가 논리 로우에 있으면 논리 하이를 패스한다. NAND 게이트 (416) 는, (ⅰ) 제어 신호 (Rn) 가 논리 하이에 있으면 NAND 게이트 (414) 의 출력 또는 (ⅱ) 제어 신호 (Rn) 가 논리 로우에 있으면 하부 경로에 대한 입력 신호 (Un) 를 패스한다. 표 1 은 제어 신호 (Sn 및 Rn) 각각에 대한, 상부 경로에 대한 출력 신호 (Yn) 및 하부 경로에 대한 출력 (Vn) 를 제공한다.
표 1
Figure pct00001
각 단위 지연 셀 (410) 은 선행 단위 지연 셀의 상부 경로로부터 출력 신호 (Yn-1) 를 수신하고, 이러한 신호를 Thalf - unit = Tunit/2 의 지연 만큼 지연시키며, 제어 신호 (Sn) 에 의해 인에이블되면 다음의 단위 지연 셀의 상부 경로에 출력 신호 (Yn) 를 제공한다. 각 단위 지연 셀 (410) 은 또한, 제어 신호 (Rn) 에 의해 인에이블되면 NAND 게이트 (414) 를 통해 상부 경로로부터 하부 경로로 출력 신호 (Yn) 를 패스한다. 각 단위 지연 셀 (410) 은 다음의 단위 지연 셀의 하부 경로로부터 출력 신호 (Vn+1) 를 더 수신하고, 제어 신호 (Rn) 에 기초하여 신호 (Yn 또는 Vn+1) 를 패스하고, 패스된 신호를 Thalf - unit 의 지연 만큼 지연시키며, 선행 단위 지연 셀의 하부 경로에 출력 신호 (Vn) 를 제공한다.
Figure pct00002
의 지연 (여기서,
Figure pct00003
) 은, 제 1 k 단위 지연 셀의 상부 경로를 통한 후, k-번째 단위 지연 셀의 상부 경로부터 하부 경로로, 그 후 제 1 k 단위 지연 셀의 하부 경로를 통해 입력 신호를 패스함으로써 획득될 수도 있다. 이것은, (ⅰ) 제 1 k 단위 지연 셀을 인에이블하기 위해 제어 신호 (S1 내지 Sk) 를 논리 하이로 설정하고, (ⅱ) 나머지 N-k 단위 지연 셀을 디스에이블하기 위해 나머지 제어 신호 (Sk+1 내지 SN) 를 논리 로우로 설정하고, (ⅲ) k-번째 단위 지연 셀의 상부 경로로부터 하부 경로로 신호를 패스하기 위해 제어 신호 (Rk) 를 논리 하이로 설정하며, (ⅳ) N-1 나머지 제어 신호 (R1 내지 Rk-1 및 Rk+1 내지 RN) 를 논리 로우로 설정함으로써 달성될 수도 있다.
풀 지연 회로 (310) 에 의해 제공된 총 지연은,
[식 1]
Figure pct00004
로서 표현될 수도 있고,
여기서,
Figure pct00005
은 상부 경로로부터 하부 경로까지의 커플링 경로의 지연이고,
k 는 선택된 단위 지연 셀의 수이며,
Figure pct00006
는 풀 지연 회로 (310) 에 의해 제공된 총 지연이다.
식 (1) 에 나타낸 바와 같이, 총 지연은 선택된 단위 지연 셀의 수에 관계없이 존재하는 부분 (
Figure pct00007
) 을 포함한다. 따라서,
Figure pct00008
은 고정된 오프셋으로서 고려될 수도 있다. 총 지연은 적절한 수의 단위 지연 셀을 인에이블함으로써
Figure pct00009
의 증분에서 선택될 수도 있다.
도 4 에 도시된 예시적인 설계에서, 각 단위 지연 셀은, 상부 경로에서 하나의 NAND 게이트 (412), 하부 경로에서 하나의 NAND 게이트 (416), 및 상부 경로로부터 하부 경로까지의 커플링 경로에서 하나의 NAND 게이트 (414) 를 갖는다. k 단위 지연 셀이 선택될 때 (여기서,
Figure pct00010
), 입력 신호는 k 선택된 단위 지연 셀의 상부 및 하부 경로에서의 2k NAND 게이트와 k-번째 단위 지연 셀의 커플링 경로에서의 하나의 NAND 게이트를 함께 통과한다. 따라서, 입력 신호는 선택된 단위 지연 셀의 수에 관계없이 홀수의 NAND 게이트를 통과한다. 짝수의 인버전을 획득하기 위해 제 1 단위 지연 셀 (410a) 의 입력 또는 출력 (도 4 에는 미도시) 에 인버터가 삽입될 수도 있다. 이것은, 입력 신호와 동일한 극성을 갖는 출력 신호를 발생시킨다. 다르게는, 이러한 인버터에 의한 인버전은, 도 3 에서의 컨버터 (340) 로부터의 Clockp 및 Clockn 신호를 스와핑함으로써 달성될 수도 있다.
도 5 는 도 3 에서의 지연 회로 (320 및 330) 각각에 대해 사용될 수도 있는 분수 지연 회로 (500) 의 예시적인 설계의 개략도를 도시한다. 분수 지연 회로 (500) 는 인버터 (510), 3개의 NAND 게이트 (512, 514 및 516), 및 L 개의 더미 NAND 게이트 (518a 내지 518
Figure pct00011
) 을 포함하고, 여기서 일반적으로 L≥1 이다. 인버터 (510) 는 제어 신호 (Sel) 를 수신하고 인버팅된 제어 신호를 제공한다. NAND 게이트 (512) 는 입력 신호 (Iin) 및 인버팅된 제어 신호를 수신하고, NAND 게이트 (514) 는 입력 신호 및 제어 신호를 수신한다. NAND 게이트 (516) 는 NAND 게이트 (512 및 514) 의 출력을 수신하고 출력 신호 (Out) 를 제공한다. NAND 게이트 (518a 내지 518
Figure pct00012
) 는 함께 커플링되고 NAND 게이트 (514) 의 출력에 또한 커플링된 입력을 갖는다.
분수 지연 회로 (500) 는, NAND 게이트 (512 및 516) 로 구성된 짧은 경로 및 NAND 게이트 (514 및 516) 로 구성된 긴 경로를 포함한다. 짧은 경로는, 제어 신호 (Sel) 가 논리 로우에 있을 때 선택된다. 이러한 경우에서, 입력 신호는 NAND 게이트 (512 및 516) 를 통해 출력으로 패스된다. 긴 경로는, 제어 신호 (Sel) 가 논리 하이에 있을 때 선택된다. 이러한 경우에서, 입력 신호는 NAND 게이트 (514 및 516) 를 통해 출력으로 패스된다.
지연 회로 (500) 에 의해 제공된 분수 지연은,
[식 2]
Figure pct00013
와 같이 표현될 수도 있고,
여기서,
Figure pct00014
는 짧은 경로의 지연이고,
Figure pct00015
은 긴 경로의 지연이며,
Figure pct00016
은 선택될 때 지연회로 (500) 에 의해 제공된 분수 지연이다.
분수 지연 회로 (500) 를 통한 지연은, 지연 회로 (500) 가 선택되는지 여부에 관계없이 존재하는 부분 (
Figure pct00017
) 을 포함한다. 따라서,
Figure pct00018
는 고정된 오프셋으로서 고려될 수도 있다.
NAND 게이트 (518a 내지 518
Figure pct00019
) 는 NAND 게이트 (514) 에 대한 추가의 로딩을 제공하여 긴 경로의 전파 지연을 증가시키는 더미 게이트로서 작동한다. NAND 게이트 (518) 는 원하는 분수 지연
Figure pct00020
을 제공하도록 설계될 수도 있다. 하나의 예시적인 설계에서, 상이한 수의 NAND 게이트 (518) 가 상이한 분수 지연량을 획득하기 위해 사용될 수도 있다. 예를 들어,
Figure pct00021
의 분수 지연은 하나의 NAND 게이트로 획득될 수도 있고,
Figure pct00022
의 분수 지연은 2개의 NAND 게이트로 획득될 수도 있으며,
Figure pct00023
의 분수 지연은 4개의 NAND 게이트로 획득될 수도 있다. 다른 예시적인 설계에서, 오직 하나의 NAND 게이트 (518a) 만이 더미 게이트로서 사용될 수도 있지만, NAND 게이트 (518a) 내의 트랜지스터의 치수 (예를 들어, 폭 및/또는 길이) 는 원하는 분수 지연을 획득하도록 선택될 수도 있다. 컴퓨터 시뮬레이션은, 긴 경로의 지연이 더미 NAND 게이트 (518a) 에 대한 트랜지스터의 폭에 따라 선형적으로 증가한다는 것을 나타낸다. 따라서, 원하는 분수 지연은 더미 NAND 게이트 (518a) 내의 트랜지스터에 대한 적절한 폭을 선택함으로써 획득될 수도 있다.
분수 지연 회로 (500) 는 도 3 에서의 하프 지연 회로 (320) 에 대해 사용될 수도 있다. 이러한 경우에서, NAND 게이트 (518a 내지 518
Figure pct00024
) 는, 하프 지연 회로 (320) 가 선택될 때
Figure pct00025
의 분수 지연을 제공하도록 설계될 수도 있다. 분수 지연 회로 (500) 는 또한, 도 3 에서의 쿼터 지연 회로 (330) 에 대해 사용될 수도 있다. 이러한 경우에서, NAND 게이트 (518a 내지 518
Figure pct00026
) 는 쿼터 지연 회로 (330) 가 선택될 때
Figure pct00027
의 분수 지연을 제공하도록 설계될 수도 있다. 일반적으로, 분수 지연 회로 (500) 는 임의의 원하는 분수 지연을 제공하도록 설계될 수도 있다.
도 6 은 도 3 에서의 지연 회로 (320 및 330) 양자에 대해 사용될 수도 있는 분수 지연 회로 (600) 의 예시적인 설계의 개략도를 도시한다. 분수 지연 회로 (600) 는, 도 5 에서의 인버터 (510) 및 NAND 게이트 (512, 514 및 516) 와 동일한 방식으로 커플링되는 인버터 (610) 및 3개의 NAND 게이트 (612, 614 및 616) 를 포함한다. 분수 지연 회로 (600) 는 T개의 스위치 (620a 내지 620t) 각각을 통해 NAND 게이트 (614) 의 출력에 커플링된 다중 (T) 더미 NAND 게이트 (618a 내지 618t) 를 더 포함한다. 각 더미 NAND 게이트 (618) 는 함께 커플링되고 각각의 스위치 (620) 를 통해 NAND 게이트 (614) 의 출력에 커플링된 입력을 갖는다.
하나의 예시적인 설계에서, T 개의 더미 NAND 게이트 (618a 내지 618t) 는 동일한 사이즈를 갖는다. NAND 게이트 (614) 의 출력에 커플링하기 위한 더미 NAND 게이트 (618) 의 수는 원하는 분수 지연에 의해 결정된다. 예를 들어, 1, 2 또는 4개의 더미 NAND 게이트 (618) 가
Figure pct00028
,
Figure pct00029
또는
Figure pct00030
각각의 분수 지연을 획득하기 위해 NAND 게이트 (614) 의 출력에 커플링될 수도 있다. 다른 예시적인 설계에서, 상이한 더미 NAND 게이트가 상이한 트랜지스터 치수를 갖고, 적절한 더미 NAND 게이트가 원하는 분수 지연에 기초하여 NAND 게이트 (614) 의 출력에 커플링될 수도 있다.
도 5 및 도 6 에 도시된 예시적인 설계에서, NAND 게이트는 짧은 경로 및 긴 경로에서의 논리 게이트 뿐만 아니라 긴 경로에서 추가의 로딩을 제공하는 더미 논리 게이트에 대해 사용된다. 일반적으로, 추가의 로딩은 임의의 타입의 논리 게이트, 예를 들어, AND 게이트, OR 게이트, NOR 게이트, 배타적 OR (XOR) 게이트, 인버터 등으로 획득될 수도 있다. 추가의 로딩은 또한 트랜지스터 및/또는 다른 회로 엘리먼트로 획득될 수도 있다. 짧은 경로와 긴 경로에서 사용된 동일한 타입의 논리 게이트를 사용하여 더미 논리 게이트를 구현하는 것이 바람직할 수도 있다. 이것은, 더미 논리 게이트가 짧은 경로와 긴 경로에서의 논리 게이트에 대해 사용된 동일한 IC 프로세스를 사용하여 제조될 수 있게 할 수도 있다. 이것은 또한, IC 프로세스, 온도, 및 전력 공급 변동에 걸쳐 더욱 정확한 분수 지연을 제공할 수도 있다.
여기에 설명한 프로그래머블 지연 회로는, 클럭 신호를 지연시켜, 플립-플롭, 래치 등과 같은 동기 회로에 대한 데이터 신호와 그 클럭 신호를 시간 정렬하기 위해 사용될 수도 있다. 프로그래머블 지연 회로는, 데이터 신호와 클럭 신호를 시간 정렬하기 위해 (예를 들어, 도 1 에 도시된 바와 같은) 고속 인터페이스 회로에서 사용될 수도 있다. 이들 고속 인터페이스 회로는 CPU, 메모리, 프로그래머블 블록의 레지스터 등을 위한 것일 수도 있다. 또한, 프로그래머블 지연 회로는, 클럭/제어 신호 및 데이터 신호의 정확한 지연 매칭이 소망되는 내부 회로에 대해 사용될 수도 있다.
여기에 설명한 프로그래머블 지연 회로는 통신, 네트워킹, 컴퓨팅, 가전 제품 등과 같은 다양한 애플리케이션에 대해 사용될 수도 있다. 프로그래머블 지연 회로는, 셀룰러 전화, 개인 휴대 정보 단말기 (PDA), 무선 통신 디바이스, 핸드헬드 디바이스, 무선 모뎀, 랩탑 컴퓨터, 코드리스 전화 등에 대해 사용될 수도 있다. 무선 통신 디바이스에서의 프로그래머블 지연 회로의 예시적인 사용을 후술한다.
도 7 은 무선 통신 시스템에서의 무선 통신 디바이스 (700) 의 예시적인 설계의 블록도를 도시한다. 무선 디바이스 (700) 는 셀룰러 전화, 단말기, 핸드셋, PDA 등일 수도 있다. 무선 통신 시스템은 코드 분할 다중 액세스 (CDMA) 시스템, 이동 통신용 글로벌 시스템 (GPS) 시스템 등일 수도 있다.
무선 디바이스 (700) 는 수신 경로와 송신 경로를 통해 양방향 통신을 제공할 수 있다. 수신 경로에서, 기지국 (미도시) 에 의해 송신된 신호는 안테나 (712) 에 의해 수신되고 수신기 (RCVR; 714) 에 제공된다. 수신기 (714) 는 수신된 신호를 컨디셔닝하고 입력 신호를 ASIC (720) 에 제공한다. 송신 경로에서, 송신기 (TMTR; 716) 는 ASIC (720) 로부터 출력 신호를 수신하고 컨디셔닝하며, 안테나 (712) 를 통해 기지국으로 송신되는 변조 신호를 생성한다.
ASIC (720) 는 예를 들어, 모뎀 프로세서 (722), CPU (724), 그래픽스 프로세싱 유닛 (GPU; 726), 내부 메모리 (728), 제어기/프로세서 (730), 외부 버스 인터페이스 (EBI; 732 및 734), 및 외부 드라이버 (736) 와 같은 다양한 프로세싱, 인터페이스, 및 메모리 유닛을 포함할 수도 있다. 모뎀 프로세서 (722) 는 데이터 송신 및 수신을 위한 프로세싱, 예를 들어, 인코딩, 변조, 복조, 디코딩 등을 수행할 수도 있다. CPU (724) 는 무선 디바이스 (700) 에 대한 다양한 타입의 프로세싱, 예를 들어, 더 높은 레이어 애플리케이션에 대한 프로세싱을 수행할 수도 있다. GPU (726) 는 무선 디바이스 (700) 에 대한 그래픽스 및 비디오 프로세싱을 수행할 수도 있다. 내부 메모리 (728) 는 ASIC (720) 내의 다양한 유닛에 대한 데이터 및/또는 명령을 저장할 수도 있다. 제어기/프로세서 (730) 는 ASIC (720) 내의 다양한 프로세싱 및 인터페이스 유닛의 동작을 지시할 수도 있다. EBI (732) 는 ASIC (720) 와 SDRAM (742) 사이의 데이터 전송을 용이하게 할 수도 있다. EBI (734) 는 ASIC (720) 와 플래시 메모리 (744) 사이의 데이터 전송을 용이하게 할 수도 있다. 외부 드라이버 (736) 는 아날로그 또는 디지털 인터페이스를 통해 외부 디바이스(들) (746) 를 구동할 수도 있다. 여기에 설명한 프로그래머블 지연 회로는 도 7 에 도시된 임의의 프로세싱, 메모리 및 인터페이스 유닛, 예를 들어, 도 7 에 도시된 임의의 I/O 회로 (I/O) 에서 구현될 수도 있다.
여기에 설명한 프로그래머블 지연 회로는, DSP, 디지털 신호 프로세싱 디바이스 (DSPD), 프로그래머블 로직 디바이스 (PLD), 필드 프로그래머블 게이트 어레이 (FPGA), 프로세서, 제어기, 마이크로-제어기, 마이크로프로세서, 전자 디바이스, 메모리 디바이스 등과 같은 다양한 하드웨어 유닛에서 구현될 수도 있다. 프로그래머블 지연 회로는, ASIC, 디지털 IC, 아날로그 IC, 믹싱된-신호 IC, 무선 주파수 IC (RFIC) 등과 같은 다양한 타입의 IC 에서 사용될 수도 있다. 프로그래머블 지연 회로는, 상보성 금속 산화물 반도체 (CMOS), N-채널 MOS (N-MOS), P-채널 MOS (P-MOS), 바이폴라 접합 트랜지스터 (BJT), 바이폴라 CMOS (BiCMOS), 실리콘 게르마늄 (SiGe), 갈륨 비소 (GaAs) 등과 같은 다양한 IC 프로세스 기술로 제조될 수도 있다. 프로그래머블 지연 회로는 또한, 임의의 디바이스 사이즈 기술, 예를 들어, 130 나노미터 (nm), 90nm, 65nm, 45nm, 32nm 등으로 제조될 수도 있다.
여기에 설명한 프로그래머블 지연 회로를 구현하는 장치는 독립형 디바이스일 수도 있거나 대형 디바이스의 일부일 수도 있다. 디바이스는, (ⅰ) 독립형 IC, (ⅱ) 데이터 및/또는 명령을 저장하는 메모리 IC 를 포함할 수도 있는 하나 이상의 IC 의 세트, (ⅲ) 이동국 모뎀 (MSM) 과 같은 ASIC, (ⅳ) RF 수신기 (RFR) 또는 RF 송신기/수신기 (RTR) 과 같은 RFIC, (ⅴ) 다른 디바이스내에 내장될 수도 있는 모듈, (ⅵ) 셀룰러 전화, 무선 디바이스, 핸드셋, 또는 이동 유닛 등일 수도 있다.
본 개시물의 이전의 설명은, 당업자가 본 개시물을 제조하거나 사용할 수 있게 하기 위해 제공된다. 본 개시물에 대한 다양한 변형이 당업자에게는 쉽게 명백할 것이며, 여기에 정의된 일반 원리는 본 개시물의 범위를 벗어나지 않고 다른 변경예에 적용될 수도 있다. 따라서, 본 개시물은 여기에 설명한 예들 및 설계들에 제한되는 것으로 의도되지 않으며 여기에 개시된 원리 및 신규한 특징에 부합하는 최광의 범위를 부여하려는 것이다.

Claims (25)

  1. 정수의 시간 단위들의 제 1 지연을 제공하는 제 1 지연 회로; 및
    상기 제 1 지연 회로에 커플링되며 분수의 1 시간 단위 (a fraction of one time unit) 의 제 2 지연을 제공하는 제 2 지연 회로를 포함하는, 장치.
  2. 제 1 항에 있어서,
    상기 제 2 지연 회로는,
    제 1 경로가 선택될 때, 더 짧은 지연을 제공하는 제 1 경로,
    제 2 경로가 선택될 때, 더 긴 지연을 제공하는 제 2 경로, 및
    상기 제 2 경로에 커플링되고, 상기 제 2 경로에 대한 더 긴 지연을 획득하기 위해 추가의 로딩을 제공하는 적어도 하나의 더미 논리 게이트를 포함하는, 장치.
  3. 제 2 항에 있어서,
    상기 제 1 경로는 제 1 논리 게이트 및 제 2 논리 게이트를 포함하고, 상기 제 2 경로는 상기 제 2 논리 게이트 및 제 3 논리 게이트를 포함하며, 상기 적어도 하나의 더미 논리 게이트는 상기 제 3 논리 게이트에 커플링되는, 장치.
  4. 제 3 항에 있어서,
    상기 적어도 하나의 더미 논리 게이트는, 상기 제 1 논리 게이트, 상기 제 2 논리 게이트, 및 상기 제 3 논리 게이트와 동일한 타입의 논리 게이트인, 장치.
  5. 제 2 항에 있어서,
    상기 적어도 하나의 더미 논리 게이트는, 상기 더 긴 지연과 상기 더 짧은 지연 사이의 차이가 상기 분수의 1 시간 단위와 동일하도록 정의되는, 장치.
  6. 제 1 항에 있어서,
    상기 제 2 지연 회로는,
    제 1 경로가 선택될 때, 더 짧은 지연을 제공하는 제 1 경로,
    제 2 경로가 선택될 때, 더 긴 지연을 제공하는 제 2 경로, 및
    상기 제 2 경로에 커플링되고, 상기 제 2 경로에 대한 더 긴 지연을 획득하기 위해 추가의 로딩을 제공하는 다중 더미 논리 게이트들을 포함하는, 장치.
  7. 제 6 항에 있어서,
    상기 다중 더미 논리 게이트들은 상기 제 2 경로에 대해 상이한 더 긴 지연들을 획득하도록 선택가능한, 장치.
  8. 제 1 항에 있어서,
    상기 제 2 지연 회로는 1/2 의 시간 단위의 분해능을 갖는 상기 제 2 지연을 제공하는, 장치.
  9. 제 1 항에 있어서,
    상기 제 2 지연 회로는, 1/4 의 시간 단위의 분해능을 갖는 상기 제 2 지연을 제공하는, 장치.
  10. 제 1 항에 있어서,
    상기 제 2 지연 회로는,
    인에이블될 때 1/2 의 시간 단위의 지연을 제공하는 제 3 지연 회로를 포함하는, 장치.
  11. 제 10 항에 있어서,
    상기 제 2 지연 회로는,
    상기 제 3 지연 회로에 커플링되고, 인에이블될 때 1/4 의 시간 단위의 지연을 제공하는 제 4 지연 회로를 더 포함하는, 장치.
  12. 제 1 항에 있어서,
    상기 제 1 지연 회로는,
    직렬로 커플링된 다중 단위 지연 셀들을 포함하며, 각 단위 지연 셀은 인에이블될 때 1 시간 단위의 지연을 제공하는, 장치.
  13. 정수의 시간 단위들의 제 1 지연을 제공하는 제 1 지연 회로; 및
    상기 제 1 지연 회로에 커플링되고 분수의 1 시간 단위의 제 2 지연을 제공하는 제 2 지연 회로를 포함하는, 집적 회로.
  14. 제 13 항에 있어서,
    상기 제 2 지연 회로는,
    제 1 경로가 선택될 때, 더 짧은 지연을 제공하는 제 1 경로,
    제 2 경로가 선택될 때, 더 긴 지연을 제공하는 제 2 경로, 및
    상기 제 2 경로에 커플링되고, 상기 제 2 경로에 대한 더 긴 지연을 획득하기 위해 추가의 로딩을 제공하는 적어도 하나의 더미 논리 게이트를 포함하는, 집적 회로.
  15. 제 13 항에 있어서,
    상기 제 2 지연 회로는, 인에이블될 때 1/2 의 시간 단위의 지연을 제공하는 제 3 지연 회로를 포함하는, 집적 회로.
  16. 제 15 항에 있어서,
    상기 제 2 지연 회로는, 상기 제 3 지연 회로에 커플링되고 인에이블될 때 1/4 의 시간 단위의 지연을 제공하는 제 4 지연 회로를 더 포함하는, 집적 회로.
  17. 입력 신호에 대한 제 1 경로를 형성하고 더 짧은 지연을 제공하는 논리 게이트들의 제 1 세트;
    상기 입력 신호에 대한 제 2 경로를 형성하고 더 긴 지연을 제공하는 논리 게이트들의 제 2 세트; 및
    상기 논리 게이트들의 제 2 세트에 커플링되고 상기 제 2 경로에 대한 더 긴 지연을 획득하기 위해 추가의 로딩을 제공하는 적어도 하나의 더미 논리 게이트를 포함하는, 집적 회로.
  18. 제 17 항에 있어서,
    상기 논리 게이트들의 제 1 세트는 직렬로 커플링된 제 1 논리 게이트 및 제 2 논리 게이트를 포함하고, 상기 논리 게이트들의 제 2 세트는 직렬로 커플링된 제 3 논리 게이트 및 상기 제 2 논리 게이트를 포함하며, 상기 적어도 하나의 더미 논리 게이트는 상기 제 3 논리 게이트의 출력에 커플링되는, 집적 회로.
  19. 제 17 항에 있어서,
    상기 적어도 하나의 더미 논리 게이트는, 소정의 치수를 갖는 트랜지스터들로 구현되며, 더미 논리 게이트들의 수는 상기 더 긴 지연과 상기 더 짧은 지연 사이의 목표 차에 기초하여 결정되는, 집적 회로.
  20. 제 17 항에 있어서,
    상기 적어도 하나의 더미 논리 게이트는, 상기 논리 게이트들의 제 1 세트 및 상기 논리 게이트들의 제 2 세트와 동일한 타입의 논리 게이트인, 집적 회로.
  21. 제 17 항에 있어서,
    상기 논리 게이트의 제 1 세트와 상기 논리 게이트들의 제 2 세트, 및 상기 적어도 하나의 더미 논리 게이트는 NAND 게이트들인, 집적 회로.
  22. 정수의 시간 단위들의 제 1 지연 만큼 입력 신호를 지연시키는 단계; 및
    적어도 하나의 더미 논리 게이트에 의해 제공된 추가의 로딩에 기초하여 분수의 1 시간 단위의 제 2 지연 만큼 상기 입력 신호를 더 지연시키는 단계를 포함하는, 방법.
  23. 제 22 항에 있어서,
    상기 제 2 지연 만큼 상기 입력 신호를 더 지연시키는 단계는,
    상기 제 2 지연이 선택되지 않으면, 상기 추가의 로딩없이 제 1 경로를 통해 상기 입력 신호를 패스하는 단계; 및
    상기 제 2 지연이 선택되면, 상기 추가의 로딩으로 제 2 경로를 통해 상기 입력 신호를 패스하는 단계를 포함하는, 방법.
  24. 정수의 시간 단위들의 제 1 지연 만큼 입력 신호를 지연시키는 수단; 및
    적어도 하나의 더미 논리 게이트에 의해 제공된 추가의 로딩에 기초하여 분수의 1 시간 단위의 제 2 지연 만큼 상기 입력 신호를 더 지연시키는 수단을 포함하는, 장치.
  25. 제 24 항에 있어서,
    상기 제 2 지연 만큼 상기 입력 신호를 더 지연시키는 수단은,
    상기 제 2 지연이 선택되지 않으면, 상기 추가의 로딩없이 제 1 경로를 통해 상기 입력 신호를 패스하는 수단, 및
    상기 제 2 지연이 선택되면, 상기 추가의 로딩으로 제 2 경로를 통해 상기 입력 신호를 패스하는 수단을 포함하는, 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180094769A (ko) * 2017-02-16 2018-08-24 누보톤 테크놀로지 코포레이션 클럭 주파수 체배기를 위한 방법 및 장치

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8020027B1 (en) * 2008-03-17 2011-09-13 Altera Corporation Timing control in a specialized processing block
KR20100064851A (ko) * 2008-12-05 2010-06-15 주식회사 하이닉스반도체 지연라인
US9257467B2 (en) * 2009-12-16 2016-02-09 Samsung Electronics Co., Ltd. Image sensor modules, methods of manufacturing the same, and image processing systems including the image sensor modules
TWI606322B (zh) * 2015-06-22 2017-11-21 聯華電子股份有限公司 訊號監測積體電路以及訊號監測方法
US11616501B2 (en) * 2017-10-28 2023-03-28 Solos Technology Limited Programmable fractional time delay in digitally oversampled microphone systems, circuits, and methods
CN112291120B (zh) * 2020-12-29 2021-06-15 苏州裕太微电子有限公司 一种延时线结构及其时延抖动的校正方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2539600B2 (ja) 1985-07-10 1996-10-02 株式会社アドバンテスト タイミング発生装置
JP3338744B2 (ja) * 1994-12-20 2002-10-28 日本電気株式会社 遅延回路装置
TW288232B (ko) * 1994-12-20 1996-10-11 Nippon Electric Co
US6421784B1 (en) * 1999-03-05 2002-07-16 International Business Machines Corporation Programmable delay circuit having a fine delay element selectively receives input signal and output signal of coarse delay element
JP2001024488A (ja) * 1999-07-08 2001-01-26 Hitachi Ltd 可変遅延回路と遅延微調整回路
JP4531892B2 (ja) * 1999-10-29 2010-08-25 富士通セミコンダクター株式会社 半導体集積回路、半導体集積回路の制御方法、および可変遅延回路
US6373312B1 (en) * 2000-09-29 2002-04-16 Agilent Technologies, Inc. Precision, high speed delay system for providing delayed clock edges with new delay values every clock period
US6839195B2 (en) * 2002-06-27 2005-01-04 Hitachi Global Storage Technologies Netherlands, B.V. Method and apparatus for enhanced phase alignment for direct access storage device (DASD)
US7243353B2 (en) * 2002-06-28 2007-07-10 Intel Corporation Method and apparatus for making and using a flexible hardware interface
JP4025627B2 (ja) * 2002-11-18 2007-12-26 エルピーダメモリ株式会社 遅延生成方法及びそれに基づく遅延調整方法、並びにそれらを適用した遅延生成回路，遅延調整回路
JP2005129749A (ja) * 2003-10-24 2005-05-19 Hitachi Ltd 信号分配用マクロセルを有する半導体装置
US7049873B2 (en) * 2004-02-23 2006-05-23 International Business Machines Corporation System and method for implementing a micro-stepping delay chain for a delay locked loop
US7262636B2 (en) * 2005-06-16 2007-08-28 Kabushiki Kaisha Toshiba Method and system for a circuit for timing sensitive applications
US20070008023A1 (en) * 2005-07-07 2007-01-11 Jinn-Shyan Wang Differential-type delay cell circuit
KR101125018B1 (ko) * 2005-12-12 2012-03-28 삼성전자주식회사 디지털 지연셀 및 이를 구비하는 지연 라인 회로
US20080224750A1 (en) * 2007-03-13 2008-09-18 M/A-Com, Inc. Digital delay architecture

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180094769A (ko) * 2017-02-16 2018-08-24 누보톤 테크놀로지 코포레이션 클럭 주파수 체배기를 위한 방법 및 장치

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