KR102615562B1 - 듀얼 패드 전압 레벨 시프터용 정적 및 간헐적인 동적 멀티-바이어스 코어 - Google Patents

듀얼 패드 전압 레벨 시프터용 정적 및 간헐적인 동적 멀티-바이어스 코어 Download PDF

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Abstract

집적 회로 내의 출력 구동기는 전압 시프터를 포함한다. 출력 구동기는 입력 신호에 대한 응답으로 저전압 신호를 제공하도록 구성되는 저전압 섹션 및 입력 신호에 대한 응답으로 고전압 신호를 제공하도록 구성되는 고전압 섹션을 갖는다. 제1 바이어싱 회로는 바이어스가 출력 신호의 트랜지션 동안 수정되도록 고전압 섹션 내의 제1 트랜지스터에 바이어스를 제공하도록 구성된다. 제2 바이어싱 회로는 출력 신호가 저전압 레벨에 있을 때 고전압 섹션 내의 제2 트랜지스터를 턴온시키도록 구성된다. 제2 트랜지스터는 제1 트랜지스터의 단자를 방전시키도록 구성된다. 입력 신호는 0 V와 0.9 V 사이에서 스위칭한다. 출력 신호는 0 V와 1.2 V 사이에서 또는 0 V와 1.8 V 사이에서 스위칭한다.

Description

듀얼 패드 전압 레벨 시프터용 정적 및 간헐적인 동적 멀티-바이어스 코어
[0001] 본 특허 출원은 2020년 10월 15일자로 미국 특허청에 출원된 계류 중인 정규 출원 제 17/071,796호에 대한 우선권 및 이익을 주장하며, 상기 출원의 전체 내용은 그 전체가 모든 적용 가능한 목적들로 아래에서 완전히 기술되는 것처럼 인용에 의해 본원에 포함된다.
[0002] 본 개시내용은 일반적으로 집적 회로 디바이스들 내의 인터페이스 회로들에 관한 것으로, 더 상세하게는, 집적 회로 디바이스들에서 사용되는 상이한 프로세스 기술들에 대한 다수의 패드 전압 레벨들의 지원에 관한 것이다.
[0003] 셀룰러 전화들, 스마트폰들, 글로벌 포지셔닝 위성 네비게이터들, 미디어 플레이어들 등을 포함하는 장치에서 더 큰 기능에 대한 요구가 증가하는 것은 더 높은 회로 밀도를 갖고 더 높은 주파수들에서 스위칭하여 저전력으로 증가된 기능 및 동작 속도를 제공하는 반도체 집적 회로(IC) 디바이스들의 개발을 요구한다. 감소된 프로세스 기하학 구조들 및/또는 낮아진 동작 전압들로 제조된 IC들의 사용을 통해 속도 및 사이즈의 진보들이 달성될 수 있다. IC들은 낮은 코어 전압을 동작하는 코어 로직 회로들을 갖는 프로세서들을 포함할 수 있으며, 여기서 프로세서는 더 높은 전압들로 기능하는 입력 및 출력(I/O) 회로들 및/또는 구동기들에 대한 인터페이스를 제공한다. 일 예에서, 장치는, 0.9 V(volt) 코어 로직 및 인터페이스 회로들을 갖는 프로세싱 디바이스 및 1.2 V 및 1.8 V를 포함하는 전압 레벨들로 동작하는 디바이스들을 포함하는 하나 이상의 IC들을 사용할 수 있다.
[0004] 디바이스 제조 기술은 지속적으로 개선되고 있으며, 통신 인터페이스들의 동작 특성들은 프로세스 기술의 개선들에 의해 영향을 받을 수 있다. 따라서, 많은 전자 디바이스들 및 장치 및 기구들은, 상이한 전압 도메인들과 연관된 상이한 회로들에 대해 정의된 로직 레벨들 사이를 시프트하거나 또는 그렇지 않으면 디지털 로직 신호들을 저전압 범위로부터 더 높은 전압 범위로 변환하는 회로들을 포함한다. 따라서, 개선된 레벨 변환 회로들 및 디바이스들에 대한 지속적인 필요성이 존재한다.
[0005] 본 개시내용의 특정 양상들은 다양한 장치 내의 IC 디바이스들 사이에서 사용될 수 있는 디지털 통신 인터페이스들을 구현 및 관리하기 위한 시스템들, 장치, 방법들, 및 기법들에 관한 것이다. 일부 양상들에서, 디지털 통신 인터페이스들은 저전압 트랜지스터들 상의 오버스트레스(overstress)를 회피하면서 고주파에서 동작할 수 있는 출력 레벨 시프팅 회로를 제공하는 데 사용될 수 있는 방법들, 프로토콜들, 및 기법들을 제공한다.
[0006] 본 개시내용의 다양한 양상들에서, 출력 구동기를 구성하기 위한 방법은, 제1 전압 레벨과 제2 전압 레벨 사이에서 스위칭하는 입력 신호에 대한 응답으로 저전압 신호를 제공하도록 출력 구동기의 저전압 섹션을 구성하는 단계 ― 저전압 신호는 제1 모드에서 제1 전압 레벨과 제3 전압 레벨 사이에서 스위칭하고, 제2 모드에서 제1 전압 레벨과 제2 전압 레벨 사이에서 스위칭함 ― , 입력 신호에 대한 응답으로 고전압 신호를 제공하도록 고전압 섹션을 구성하는 단계 ― 고전압 신호는 제1 모드에서 제1 전압 레벨과 제3 전압 레벨 사이에서 스위칭하고, 제2 모드에서 제2 전압 레벨과 제4 전압 레벨 사이에서 스위칭함 ― , 입력 신호에 대한 응답으로 출력 신호를 제공하도록 출력 구동기의 고전압 섹션 내의 제1 쌍의 출력 트랜지스터들 및 저전압 섹션 내의 제2 쌍의 출력 트랜지스터들을 구성하는 단계 ― 출력 신호는 제1 모드에서 제1 전압 레벨과 제3 전압 레벨 사이에서 스위칭하고, 제2 모드에서 제1 전압 레벨과 제4 전압 레벨 사이에서 스위칭함 ― , 및 바이어스가 출력 신호의 트랜지션 동안 수정되도록 제1 쌍의 출력 트랜지스터들 내의 제1 트랜지스터에 바이어스를 제공하도록 제1 바이어싱 회로를 구성하는 단계를 포함한다.
[0007] 본 개시내용의 다양한 양상들에서, 장치는 저전압 섹션 및 고전압 섹션을 포함한다. 저전압 섹션은 제1 전압 레벨과 제2 전압 레벨 사이에서 스위칭하는 입력 신호에 대한 응답으로 저전압 신호를 제공하도록 구성되며, 저전압 신호는 제1 모드에서 제1 전압 레벨과 제3 전압 레벨 사이에서 스위칭하고, 제2 모드에서 제1 전압 레벨과 제2 전압 레벨 사이에서 스위칭한다. 고전압 섹션은 입력 신호에 대한 응답으로 고전압 신호를 제공하도록 구성되며, 고전압 신호는 제1 모드에서 제1 전압 레벨과 제3 전압 레벨 사이에서 스위칭하고, 제2 모드에서 제2 전압 레벨과 제4 전압 레벨 사이에서 스위칭한다. 고전압 섹션 내의 제1 쌍의 출력 트랜지스터들 및 저전압 섹션 내의 제2 쌍의 출력 트랜지스터들은 입력 신호에 대한 응답으로 출력 신호를 제공하도록 구성되며, 출력 신호는 제1 모드에서 제1 전압 레벨과 제3 전압 레벨 사이에서 스위칭하고, 제2 모드에서 제1 전압 레벨과 제4 전압 레벨 사이에서 스위칭한다. 제1 바이어싱 회로는 바이어스가 출력 신호의 트랜지션 동안 수정되도록 제1 쌍의 출력 트랜지스터들 내의 제1 트랜지스터에 바이어스를 제공하도록 구성된다.
[0008] 본 개시내용의 다양한 양상들에서, 장치는, 제1 전압 레벨과 제2 전압 레벨 사이에서 스위칭하는 입력 신호에 대한 응답으로 저전압 신호를 제공하기 위한 수단 ― 저전압 신호는 제1 모드에서 제1 전압 레벨과 제3 전압 레벨 사이에서 스위칭하고, 제2 모드에서 제1 전압 레벨과 제2 전압 레벨 사이에서 스위칭함 ― , 입력 신호에 대한 응답으로 고전압 신호를 제공하기 위한 수단 ― 고전압 신호는 제1 모드에서 제1 전압 레벨과 제3 전압 레벨 사이에서 스위칭하고, 제2 모드에서 제2 전압 레벨과 제4 전압 레벨 사이에서 스위칭함 ― , 입력 신호에 대한 응답으로 출력 신호를 제공하기 위한 수단 ― 출력 신호는 제1 모드에서 제1 전압 레벨과 제3 전압 레벨 사이에서 스위칭하고, 제2 모드에서 제1 전압 레벨과 제4 전압 레벨 사이에서 스위칭함 ― , 및 제1 출력 트랜지스터에 제공되는 바이어스가 출력 신호의 트랜지션 동안 수정되도록 제1 출력 트랜지스터를 바이어싱하기 위한 수단을 포함한다.
[0009] 일 양상에서, 바이어스는 드레인-소스 저항을 갖는 액티브 트랜지스터를 통해 제1 트랜지스터에 제공된다. 출력 신호는 제1 트랜지스터의 게이트-드레인 커패시턴스를 통해 제1 바이어싱 회로에 용량적으로 커플링될 수 있다. 바이어스는 제1 트랜지스터의 드레인과 게이트 사이의 용량적 커플링과 연관된 저항-커패시턴스(RC) 시상수에 의해 결정되는 지속기간 동안 수정될 수 있다.
[0010] 일 양상에서, 제2 바이어싱 회로는 출력 신호가 저전압 레벨에 있을 때 고전압 섹션 내의 제2 트랜지스터를 턴온시키도록 구성된다. 제2 트랜지스터는 제1 트랜지스터의 단자를 방전시키도록 구성될 수 있다.
[0011] 일 양상에서, 제1 전압 레벨은 0 V(Volt) 레벨에 대응하고, 제2 전압 레벨은 0.9 V 레벨에 대응한다. 제3 전압 레벨은 1.2 V 레벨에 대응할 수 있다. 제4 전압 레벨은 1.8 V 레벨에 대응할 수 있다. 입력 신호는 0 V와 0.9 V 사이에서 스위칭할 수 있다. 입력 신호는 집적 회로의 0.9 V 코어 로직으로부터 수신될 수 있다. 출력 신호는 IC의 입력/출력 패드에 제공될 수 있다. 일 예에서, 입력 신호는 집적 회로의 코어 로직으로부터 수신된다. 출력 신호는 IC의 입력/출력 패드에 제공될 수 있다.
[0012] 도 1은 다수의 전압 도메인들을 포함하는 IC 디바이스의 예를 예시한다.
[0013] 도 2는 본원에 개시된 특정 양상들에 따라 적응될 수 있는 장치의 예를 도시한다.
[0014] 도 3은 본 개시내용의 특정 양상들에 따라 제공되는 출력 레벨 시프팅 회로의 제1 예를 예시한다.
[0015] 도 4 및 도 5는 본원에 개시된 특정 양상들에 따른, 1.8 V 동작 모드용으로 구성되는 출력 구동기의 예에 관한 것이다.
[0016] 도 6 및 도 7은 본원에 개시된 특정 양상들에 따른, 1.2 V 동작 모드용으로 구성되는 출력 구동기의 예에 관한 것이다.
[0017] 도 8 및 도 9는 본원에 개시된 특정 양상들에 따른, 출력 구동기에서의 스위칭의 예를 예시한다.
[0018] 도 10은 본원에 개시된 특정 양상들에 따른, 출력 구동기에서 수행될 수 있는 방법의 흐름도이다.
[0019] 첨부된 도면들과 관련하여 아래에서 기술되는 상세한 설명은 다양한 구성들의 설명으로서 의도되며, 본원에 설명된 개념들이 실시될 수 있는 구성들만을 표현하는 것으로 의도되는 것은 아니다. 상세한 설명은 다양한 개념들의 완전한 이해를 제공할 목적으로 특정 세부사항들을 포함한다. 그러나, 이 개념들이 이 특정 세부사항들 없이도 실시될 수 있다는 것은 당업자들에게 자명할 것이다. 일부 경우들에서는, 그러한 개념들을 모호하게 하는 것을 회피하기 위해, 잘 알려져 있는 구조들 및 컴포넌트들이 블록 다이어그램 형태로 도시된다.
[0020] 이제 시스템들의 몇몇 양상들이 다양한 장치 및 방법들을 참조하여 제시될 것이다. 이 장치 및 방법들은 다음의 상세한 설명에 설명될 것이고, 첨부한 도면들에서 다양한 블록들, 모듈들, 컴포넌트들, 회로들, 단계들, 프로세스들, 알고리즘들 등(집합적으로, "엘리먼트(element)들"로 지칭됨)에 의해 예시될 것이다. 이 엘리먼트들은 전자 하드웨어, 컴퓨터 소프트웨어, 또는 이들의 임의의 조합을 사용하여 구현될 수 있다. 그러한 엘리먼트들이 하드웨어로서 구현되는지 아니면 소프트웨어로서 구현되는지는 전체 시스템 상에 부과되는 설계 제약들 및 특정 애플리케이션에 의존한다.
[0021] IC 디바이스들을 포함하여 반도체 디바이스들을 제조하는 데 사용되는 프로세스 기술이 지속적으로 개선되고 있다. 프로세스 기술은 IC 디바이스들을 만드는 데 사용되는 제조 방법들을 포함하고, 트랜지스터 사이즈, 동작 전압들, 및 스위칭 속도들을 정의한다. IC 디바이스 내의 회로들의 구성 엘리먼트들인 피처들은 기술 노드들 및/또는 프로세스 노드들로 지칭될 수 있다. 기술 노드, 프로세스 노드, 프로세스 기술이라는 용어들은 특정 반도체 제조 프로세스 및 대응하는 설계 규칙들을 특성화하는 데 사용될 수 있다. 더 빠르고 더 전력 효율적인 기술 노드들은 더 높은 밀도 IC들의 제조를 가능하게 하는 더 작은 트랜지스터들을 생성하기 위해 더 작은 피처 사이즈의 사용을 통해 지속적으로 개발되고 있다. 저전압 트랜지스터들을 사용하는 최신 프로세스 기술에 대한 설계 규칙들은 이전 프로세스 기술 세대들에 의해 지원되는 더 높은 전압 트랜지스터들의 사용을 배제할 수 있다. 특정한 더 높은 전압 트랜지스터들을 이용 가능하지 못하는 것은 다수의 전압 도메인들을 포함하는 IC 디바이스들에 대한 회로 설계자들에게 장애가 될 수 있다.
[0022] 도 1은 다수의 전압 도메인들(102, 104, 및 106)을 포함하는 IC 디바이스(100)의 예를 예시한다. 통상적으로, 전압 도메인들(102, 104, 및 106)은 물리적 경계들에 의해 정의되지 않고, IC 디바이스(100)는 단일 전압 도메인(102, 104, 또는 106) 또는 둘 이상의 상이한 전압 도메인들(102, 104, 및/또는 106)에서 동작할 수 있는 회로들(112, 114, 116)을 포함할 수 있다. 일 예에서, IC 디바이스(100)는 멀티미디어 디바이스들, RF(radio frequency) 모뎀들, 및/또는 다른 고주파 디바이스들을 지원하도록 구성되는 통신 디바이스를 포함할 수 있다.
[0023] 예시된 IC 디바이스(100)에서, 프로세싱 회로(112)는 상이한 전압들로 동작하는 주변 디바이스들(108, 110)과 통신하거나, 주변 디바이스들(108, 110)을 관리 또는 제어하도록 구성될 수 있다. 코어 로직은 저전압 도메인(102)에서 동작할 수 있고, 더 높은 전압 도메인들(104, 106)에서 동작하는 주변 인터페이스 회로들(114, 116)을 포함하거나 또는 이와 협력할 수 있다. 다양한 예들에서, 저전압 도메인(102)은 0.465 V 내지 0.9 V 범위 내에 있는 공칭 전압 레벨을 가질 수 있다. 다른 예들에서, 상이한 공칭 전압 레벨 또는 전압 레벨 범위가 저전압 도메인(102)에 대해 정의될 수 있다. 더 높은 전압 도메인들(104, 106)의 동작 전압은 애플리케이션 또는 설계 요건들에 기초하여 정의되거나 또는 구성될 수 있다.
[0024] 본 개시내용의 목적을 위해, 3개의 개별 전압 도메인들을 제공하는 IC 디바이스(100)의 예를 사용하여 다양한 회로들이 설명되며, 여기서 저전압 도메인(102)은 0.9 V로 동작되고, 제1의 더 높은 전압 도메인(104)은 1.2 V로 동작되고, 제2의 더 높은 전압 도메인(106)은 1.8 V로 동작된다. 본원에 개시된 특정 개념들은 전압들의 일부 조합으로 정의될 수 있는 전압 도메인들(102, 104, 106)에서 동작할 수 있는 회로들 및 디바이스들에 동일하게 적용된다. 예컨대, 저전압 도메인(102)은 0.465 V 또는 공칭 범위(예컨대, 0.465-0.9 V) 내에 있는 전압으로, 또는 0.9 V 초과이거나 0.465 V 미만인 전압으로 동작될 수 있다. 다른 예들에서, 코어 로직(112)은 주변 인터페이스 회로(114 또는 116)를 포함하는 하나 이상의 전압 도메인들보다 더 높은 전압 레벨을 갖는 전압 도메인에서 동작할 수 있다.
[0025] 일 예에서, 코어 로직은, 제2 주변 인터페이스 회로(116)를 통해 더 낮은 주파수 더 높은 전압 주변 디바이스들(108)과 상호 작용하고 제1 주변 인터페이스 회로(114)를 통해 더 높은 주파수 더 낮은 전압 주변 디바이스들(110)과 상호 작용하는 프로세싱 회로(112)를 포함한다. 로직 레벨 시프팅 회로들이 코어 로직 또는 주변 인터페이스 회로들(114, 116)에 제공되어 전압 도메인들 사이의 신호들의 변환을 가능하게 할 수 있다.
[0026] IC 디바이스(100)는 하나 이상의 통신 링크들을 포함할 수 있으며, 여기서 물리적 전도성 패드들은 연결 포인트 ― 이 연결 포인트를 통해 신호들이 송신 및/또는 수신될 수 있음 ― 를 제공한다. 패드라는 용어는 특정된 전압 및 전류 레벨들 또는 범위들에서, 특정된 노이즈 레벨들, 정전기 방전들, 및 전자기 유도 하에서 특정된 임피던스를 갖는 부하를 구동하도록 구성되는 물리적 패드 및 연관된 구동기 회로를 지칭할 수 있다.
[0027] 특정 양상들에 따르면, 상이한 전압 레벨들로 동작하는 전자 디바이스들은, 셀룰러 폰, 스마트 폰, SIP(session initiation protocol) 폰, 랩탑, 노트북, 넷북, 스마트북, PDA(personal digital assistant), 위성 라디오, GPS(global positioning system) 디바이스, 스마트 홈 디바이스, 지능형 조명, 멀티미디어 디바이스, 비디오 디바이스, 디지털 오디오 플레이어(예컨대, MP3 플레이어), 카메라, 게임 콘솔, 엔터테인먼트 디바이스, 차량 컴포넌트, 웨어러블 컴퓨팅 디바이스(예컨대, 스마트 워치, 건강, 또는 피트니스 트래커, 안경류 등), 가전 제품, 센서, 보안 디바이스, 자판기, 스마트 계량기, 드론, 멀티콥터, 또는 임의의 다른 유사한 기능적 디바이스와 같은 장치의 서브컴포넌트들일 수 있다.
[0028] 도 2는 다수의 회로들 또는 디바이스들(222, 224, 226, 228, 234, 236, 및/또는 238)을 갖는 프로세싱 회로(220)를 포함하는 장치(200)의 예를 도시한다. 프로세싱 회로(220)는 ASIC(application-specific integrated circuit), SoC(system-on-chip) 또는 다른 타입의 IC에서 구현될 수 있다. 프로세싱 회로(220)는 다수의 회로들 또는 디바이스들(222, 224, 226, 228, 234, 236, 및/또는 238)을 포함할 수 있다. 일 예에서, 장치(200)는 통신 디바이스를 구현하는 데 사용될 수 있고, 프로세싱 회로(220)는, 장치가 하나 이상의 안테나들(240)을 통해 라디오 액세스 네트워크, 코어 액세스 네트워크, 인터넷, 및/또는 다른 네트워크와 통신하는 것을 가능하게 하는 RF 프론트-엔드 디바이스(226)를 포함할 수 있다. RF 프론트-엔드 디바이스(226)는 RFFE 버스를 포함할 수 있는 제2 통신 링크에 의해 커플링된 복수의 디바이스들(242)을 포함할 수 있다.
[0029] 도 2에 예시된 예에서, 프로세싱 회로(220)는 하나 이상의 프로세서들(232), 하나 이상의 모뎀들(230), 및/또는 다른 로직 회로들 또는 기능들을 갖는 코어 로직(222)을 포함한다. 프로세싱 회로(220)는 운영 시스템에 의해 제어될 수 있고, 예컨대, 하나 이상의 프로세서들(232)이 메모리 디바이스(234) 내에 상주하는 소프트웨어 모듈들을 실행하는 것을 가능하게 하는 API(application programming interface) 계층을 제공할 수 있다. 소프트웨어 모듈들은 메모리 디바이스(234)와 같은 프로세서 판독 가능한 저장소에 저장된 명령들 및 데이터를 포함할 수 있다. 코어 로직(222)은 메모리를 구현하고, 프로세싱 회로(220)의 메모리 디바이스(234) 및/또는 외부 메모리에 대한 인터페이스를 제공할 수 있다. 메모리는 ROM(read-only memory) 또는 RAM(random-access memory), EEPROM(electrically erasable programmable ROM), 플래시 카드들, 또는 프로세싱 시스템들 및 컴퓨팅 플랫폼들에서 사용될 수 있는 임의의 메모리 디바이스를 포함할 수 있다. 프로세싱 회로(220)는 장치(200) 및/또는 프로세싱 회로(220)를 구성 및 동작시키는 데 사용되는 동작 파라미터들 및 다른 정보를 유지할 수 있는 로컬 데이터베이스 또는 다른 파라미터 저장소를 포함하거나 또는 이에 액세스할 수 있다. 로컬 데이터베이스는 레지스터들, 데이터베이스 모듈, 플래시 메모리, 자기 매체들, EEPROM, 광학 매체들, 테이프, 소프트 또는 하드 디스크 등을 사용하여 구현될 수 있다. 프로세싱 회로(220)는 또한, 다른 컴포넌트들 중에서, 외부 디바이스들, 이를테면, 안테나(240), 디스플레이(202), 동작기 제어들, 이를테면, 버튼(206) 및/또는 집적 또는 외부 키패드(204)에 동작 가능하게 커플링될 수 있다. 사용자 인터페이스(224)는 전용 통신 링크(238)를 통해 또는 하나 이상의 직렬 데이터 상호 연결들을 통해 디스플레이(202), 외부 키패드(204) 등과 통신할 수 있다.
[0030] 프로세싱 회로(220)는 회로들, 카운터들, 타이머들, 제어 로직 및 다른 구성 가능한 회로들 또는 모듈들의 조합을 포함할 수 있는 하나 이상의 인터페이스 회로들(228)을 통해 통신할 수 있다. 일 예에서, 인터페이스 회로(228)는 통신 규격들 또는 프로토콜들에 따라 동작하도록 구성될 수 있다. 프로세싱 회로(220)는 예컨대, 인터페이스 회로(228), 사용자 인터페이스(224), RF 프론트-엔드 회로(226), 및 코어 로직(222)에 적어도 부분적으로 상주하는 하나 이상의 애플리케이션 프로세서들(232)의 동작을 구성 및 관리하는 전력 관리 기능을 포함하거나 또는 제어할 수 있다.
[0031] 도 3을 참조하면, 본 개시내용의 특정 양상들은 저전압 트랜지스터들에 대한 오버스트레스를 회피하면서 고주파에서 동작할 수 있는 출력 레벨 시프팅 회로(300)를 제공한다. 출력 레벨 시프팅 회로(300)는 저전압 코어 로직으로부터 입력(312)을 수신할 수 있고, 코어 전압의 전압 범위보다 높은 전압 범위 내에서 스위칭하는 출력(310)을 제공할 수 있다. 입력(312)은 상보적 포지티브(positive) 및 네거티브(negative) 입력 신호들을 포함할 수 있고, 출력(310)은 상보적 포지티브 및 네거티브 출력 신호들을 포함할 수 있다. 출력(310)은 하나 이상의 I/O 패드들에 커플링될 수 있다.
[0032] 일 예에서, 코어(302)는 0.9 V의 전압으로 동작하고, 출력은 제1 모드에서 1.2 V 범위에 대해 구성되고 제2 모드에서 1.8 V 범위에 대해 구성될 수 있다. 레벨 시프팅은 고전압 섹션(304) 및 저전압 섹션(306)을 사용하여 달성된다. 일부 구현들에서, 고전압 섹션(304)은 출력 및 저전압 섹션(306)을 커플링한다.
[0033] 일 예에서, 고전압 섹션(304)은 0.9 V와 1.8 V 사이에서 동작하는 반면, 저전압 섹션(306)은 0 V와 0.9 V 사이에서 동작한다. 후자의 예에서, 출력 레벨 시프팅 회로(300)는 코어 전압으로 동작하는 저전압 트랜지스터들과 1.2 V 트랜지스터들을 사용하여 구현될 수 있다. 출력 레벨 시프팅 회로(300)는 출력(310)을 구동하는 회로들의 동적 및/또는 정적 성능을 개선할 수 있는 바이어싱 회로들(308)을 포함한다. 간헐적인 동적 바이어스 회로(318)는 출력(310)이 최대 전압 레벨들 사이에서 트랜지션 또는 스위칭하고 있는 동안 게이트 오버드라이브(overdrive) 전압을 부스팅하도록 구성될 수 있다. 동적 바이어스 회로(318)는 입력(312)의 변화들에 대한 빠른 과도적 응답을 보장할 수 있다. 병렬 경로 DC 바이어스 회로(320)는 입력(312)에 과도 현상(transients)이 존재하지 않을 때 최적의 레벨 시프터 속도 성능을 보장하도록 구성될 수 있다. 병렬 경로 DC 바이어스 회로(320)는 과도 현상이 존재하지 않을 때 최적의 레벨 시프터 정적 성능을 보장하도록 구성될 수 있다.
[0034] 레벨 시프터들의 동작 속도는, 공급 장치들 중 어느 하나 또는 둘 모두 상의 전압 변동들에 의해 또는 1.2 V 트랜지스터들 상의 불충분한 게이트 오버드라이브 전압을 개별적으로 또는 조합하여 초래할 수 있는 PVT(process, voltage and temperature) 변동들에 의해 제한될 수 있다. 일부 디바이스들에서, 불충분한 게이트 오버드라이브 전압은, 감소되는 오버드라이브 전압을 고려하기 위해 1.2 V 트랜지스터의 사이즈를 증가시켜, 레벨 시프터들의 면적을 상당히 증가시킴으로써 해결될 수 있다. 일부 디바이스들에서, 불충분한 게이트 오버드라이브 전압은, 상이한 일반적인 임계 전압 레벨들(범용 임계 전압, 또는 Vtg )로 트랜지스터들의 게이트들을 바이어싱하기 위해 서브 임계 전압(sub-Vt) 전류 경로들의 사용을 통해 해결될 수 있다. 후자의 기법은 신뢰성이 없을 수 있다. 일부 디바이스들에서, 불충분한 게이트 오버드라이브 전압은 다수의 중간 공급 장치들의 사용을 통해 해결될 수 있다.
[0035] 본 개시내용의 특정 양상들에 따라 제공되는 듀얼 전압, 출력 레벨 시프팅 회로(300)는 코어 전압으로 동작 가능한 저전압 트랜지스터들에 더하여 1.2 V 디바이스들을 사용하여 1.2 V 및 1.8 V로 동작하도록 구성 가능할 수 있다. 레벨 시프터 속도 성능을 향상시키고 증가된 트랜지스터 사이즈 없이 그리고 다수의 중간 공급 장치들에 대한 필요성 없이 신뢰성 있는 동작을 보장할 수 있는 기법들을 사용하여 과도적 그리고 정적 동작들을 지원하는 회로들 및 기법들이 개시된다.
[0036] 일 양상에서, 간헐적인 동적 바이어스가 과도적 동작을 지원하기 위해 트랜지스터의 게이트에 인가될 수 있다. 간헐적인 동적 바이어스는 직류(DC) 바이어스에 중첩될 수 있다. 다른 양상에서, 정적 동작을 지원하는 데 병렬 경로 DC 바이어스 시스템이 사용된다. 본 개시내용의 이러한 그리고 다른 양상들은 레벨 시프터에 사용되는 반도체 실제 공간(real estate)(면적)을 증가시키지 않고 레벨 시프터의 속도 성능을 개선할 수 있다. 다른 양상에서, 게이트들은 서브 임계 누설 전류 경로들을 사용하여 바이어싱될 수 있다. 또한, 서브 임계 누설은 서브 임계 전도 또는 서브 임계 드레인 전류로 지칭될 수 있고, 트랜지스터가 임계 전압 미만의 게이트-소스 전압들과 연관된 약한 반전 영역에 있을 때 MOSFET의 드레인과 소스 사이에 흐르는 전류에 대응한다.
[0037] 동작 시, 간헐적인 동적 바이어스 방식은 스위칭 시 게이트 오버드라이브 전압을 부스팅함으로써 입력의 임의의 변화들에 대한 빠른 과도적 응답을 보장할 수 있다. 정상 상태 입력의 경우, 과도 현상이 존재하지 않을 때, 고유한 병렬 경로 DC 바이어스 시스템은 최적의 레벨 시프터 속도 성능을 보장한다.
[0038] 특정 구현들에서, 출력 레벨 시프팅 회로(300)는 PMOS(P-type metal-oxide-semiconductor) 트랜지스터들과 NMOS(N-type metal-oxide-semiconductor) 트랜지스터들의 조합을 포함하는 금속-산화물-반도체 전계 효과 트랜지스터들을 사용하여 구현될 수 있다. 본 개시내용에서, PMOS 트랜지스터들은 식별자 포맷 Mpx를 사용하여 식별될 수 있으며, 여기서 "x"는 순차적으로 할당되는 번호이다. 본 개시내용에서, NMOS 트랜지스터들은 식별자 포맷 Mny를 사용하여 식별될 수 있으며, 여기서 "y"는 순차적으로 할당되는 번호이다.
[0039] 도 4 내지 도 7은 본원에 개시된 특정 양상들에 따라 구성되는 출력 구동기들(400, 600)의 예들을 예시한다. 출력 구동기들(400, 600)은, 0.9 V 동작을 위해 구성되는 저전압 트랜지스터들 및 1.2 V로 동작 가능한 더 높은 전압 트랜지스터들을 제공하고 1.2 V 초과로 동작하는 트랜지스터들을 제공하지 않는 특정 프로세스 기술들을 사용하여 구현될 수 있다. 프로세스 기술은 1.8 V 디바이스들의 트랜지스터들을 지원하지 않을 수 있고, 1.2 V 트랜지스터들을 사용하여 1.8 V 전압 도메인(106)에서의 동작을 지원해야 할 수 있다. 1.2 V 트랜지스터들의 규격들 및 허용 오차들은 통상적으로, 디바이스들이 0 V와 1.8 V의 레일 전압들 사이에서 직접적으로 구동되는 것을 허용하지 않고, 일부 구현들에서 중간 전압이 사용될 수 있다. 중간 전압은 레일 전압들 사이에 있을 수 있다. 본 개시내용의 목적들을 위해, 가장 높은 전압 전력 공급 장치 레일은 vddpx로 지칭되고, 가장 낮은 전압 전력 공급 장치 레일은 vssx로 지칭되며, 중간 전압 전력 공급 장치 레일들은 vddix 및 vssix로 지칭된다. 일 예에서, vddpx = 1.8 V, vssx = 0 V, 및 vddix = vssix = 0.9 V이다. 다른 예에서, vddpx = 1.2 V, vssx = 0 V, vddix = 1.2 V, 및 vssix = 0 V이다. 출력 구동기들(400, 600)은 상보적 입력들을 수신할 수 있고, 실질적으로 대칭인 전압 레벨 시프팅 회로들을 제공하여 상보적 출력 쌍을 생성할 수 있다.
[0040] 도 4 및 도 5는 본원에 개시된 특정 양상들에 따른, 1.8 V 동작 모드용으로 구성되는 출력 구동기(400)의 예에 관한 것이다. 도 4를 참조하면, 출력 구동기(400)는 코어 전압 레벨들로 입력(402)을 수신하도록 구성된다. 예시된 예에서, 코어 전압은 0.9 V로 동작할 수 있다. 풀(full) 출력(404)으로 지칭될 수 있는 출력 구동기(400)의 출력은 저전압 트랜지스터들과 1.2 V 트랜지스터들의 조합을 사용하여 0 V와 1.8 V 사이에서 스위칭할 수 있다. 저전압 트랜지스터들은 코어 전압 레벨로 동작할 수 있다.
[0041] 출력 구동기(400)는 고전압 출력(408)을 제공하도록 구성되는 1.2 V 트랜지스터들을 포함하는 고전압 섹션 및 저전압 출력(406)을 제공하도록 구성되는 1.2 V 트랜지스터들을 포함하는 저전압 섹션을 포함한다. 일 예에서, 고전압 섹션은 0.9 V와 1.8 V 사이의 고전압 출력(408)을 구동하는 반면, 저전압 섹션은 0 V와 0.9 V 사이의 저전압 출력(406)을 구동한다. 간헐적인 동적 바이어스 회로(410)는 빠른 과도적 응답을 제공하고, 병렬 경로 DC 바이어스 회로(412)는 정적 동작을 지원한다.
[0042] 도 5는 출력 구동기(400)의 특정 동작 양상들을 예시한다. 저전압 트랜지스터들(520)은 코어 도메인으로부터 입력(530, 532)을 수신한다. 바이어스 회로들(512a, 512b)은 트랜지스터들(516)에 vddix의 일정한 바이어스를 갖는 바이어스 신호들(각각 gate_nmos1 및 gate_nmos2)을 제공하며, 여기서 vddix는 명목상 0.9 V로 세팅될 수 있다. 저전압 트랜지스터들(516)은 1.2 V 동작 모드 동안 트랜지스터들(520)을 보호한다. 트랜지스터들(508)은 일정한 0.9 V 바이어스 전압(vddix)을 제공받고, 프리즈(freeze) I/O 신호가 액티브 상태(active)(freezio=1)이고 출력이 래치될 것임을 표시할 때, 트랜지스터들(514)(Mn5 및 Mn6) 상에 오버스트레스가 발생하지 않도록 보장하도록 구성된다.
[0043] 트랜지스터들(508)의 드레인들은 최대 1.8 V로 스윙할 수 있다. 입력(530)이 vddcx로 세팅될 때, 네거티브 저전압 출력(534) 및 네거티브 풀 출력(538)은 0 V로 스윙한다. 트랜지스터들(504a, 504b)은 약한 MOS 저항을 통해 일정한 vddix 바이어스 신호(542, 544)를 수신한다. 약한 MOS 저항은 트랜지스터(546a 또는 546b)의 소스와 드레인 사이의 저항을 포함하거나 또는 이에 대응할 수 있다. 풀 출력(538, 540) 상의 트랜지션은 트랜지스터(504a 또는 504b)의 게이트를 통해 용량적으로 커플링되고, 게이트 커패시턴스 및 드레인-소스 저항에 기초하여 정의되거나 또는 계산된 크기 및 지속기간만큼 대응하는 바이어스 신호(542, 544)를 변경한다. 일 예에서, 네거티브 풀 출력(538)의 0 V로의 트랜지션이 vddix 바이어스 신호(542)에 커플링될 때 간헐적인 동적 바이어스가 제공되어, MP5 트랜지스터(504a)에 추가 게이트 오버드라이브를 제공한다. MP5 트랜지스터(504a)에 대한 추가 게이트 오버드라이브는 네거티브 고전압 출력(548)을 vssix로 풀링(pull)하여, MP8 트랜지스터(554)를 턴온시키고, MP7 트랜지스터(552)를 턴오프시키는 것을 돕는다. 일 양상에서, 네거티브 풀 출력(538)의 과도 현상은 MP5 트랜지스터(504a)의 게이트에 커플링될 수 있고, MP5 트랜지스터(504a)의 게이트에 인가되도록 제공되는 바이어스의 간헐적인 수정들을 야기할 수 있다. 1.8 V 동작 모드의 경우, vssix는 0.9 V로 정의된다. 동시에, 포지티브 풀 출력(540)은 vddpx로 풀링되고, 포지티브 저전압 출력(536)은 vddix로 풀링된다.
[0044] 트랜지스터들(510)은 프리즈 I/O 신호가 액티브 상태일 때(freezio = 1) 그리고/또는 포지티브 저전압 출력(536) 상의 전압을 vddix - Vt로부터 vddix로 복원하는 것을 보조한다. 유사하게, 트랜지스터들(508)은 프리즈 I/O 신호가 액티브 상태일 때(freezio = 1) 그리고/또는 네거티브 고전압 출력(548) 상의 전압을 vssix + Vt로부터 vssix로 복원하는 것을 보조한다.
[0045] 병렬 경로 DC 바이어스 회로(506)는 트랜지스터들(518)(MP9 및 MP10)을 포함한다. 제1 사이클에서, 입력(530)이 vddcx로 초기화되는 경우, 네거티브 풀 출력(538)은 초기에 0 V로 세팅되고, 네거티브 풀 출력(538)과 vddix 바이어스 신호(542) 사이에 커플링이 존재하지 않는다. 여기서 트랜지스터(556)(MP9)가 턴온되고, 네거티브 풀 출력(538)을 vssix(558)로 방전시키기 위한 2차 경로를 제공한다. 또한, 트랜지스터들(518)은 freezio가 어서트(assert)될 때, 포지티브 저전압 출력(536) 및 네거티브 저전압 출력(534)을 자신들의 전류 값들로 래치하는 것을 도울 수 있다.
[0046] 도 6 및 도 7은 본원에 개시된 특정 양상들에 따른, 1.2 V 동작 모드용으로 구성되는 출력 구동기(600)의 예에 관한 것이다. 특정 점들에서, 출력 구동기(600)는 도 4 및 도 5의 1.8 V 출력 구동기(400)와 유사한 방식으로 동작할 수 있다. 한 가지 차이에서, vssix는 0 V로 정의되고, vddix는 1.2 V 동작 모드에 대해 1.2 V로 정의된다.
[0047] 도 6을 참조하면, 출력 구동기(600)는 코어 전압 레벨들로 입력(602)을 수신하도록 구성된다. 예시된 예에서, 코어 전압은 0.9 V로 동작할 수 있다. 풀 출력(604)으로 지칭될 수 있는 출력은 0 V와 1.2 V 사이에서 스위칭할 수 있다. 출력 구동기(600)는 고전압 출력(606)을 제공하도록 구성되는 1.2 V 트랜지스터들을 포함하는 고전압 섹션 및 저전압 출력(608)을 제공하도록 구성되는 1.2 V 트랜지스터들을 포함하는 저전압 섹션을 포함한다. 일 예에서, 고전압 섹션 및 저전압 섹션은 0 V와 1.2 V 사이에서 스위칭하여, 풀 출력(604)을 0 V와 1.2 V 사이에서 구동한다. 간헐적인 동적 바이어스 회로(610)는 빠른 과도적 응답을 제공하고, 병렬 경로 DC 바이어스 회로(612)는 정적 동작을 지원한다.
[0048] 도 7은 출력 구동기(600)의 특정 동작 양상들을 예시한다. 저전압 트랜지스터들(702)은 코어 도메인으로부터 입력 신호들(730, 732)을 수신한다. 바이어스 신호들(704, 706)(gate_nmos1 및 gate_nmos2)은 트랜지스터(708)에 vddcx의 정전압을 제공한다. vddix가 1.3 V로 상승할 수 있기 때문에, vddix는 드레인과 소스 사이의 전압이 트랜지스터들(702)의 동작 신뢰성에 영향을 미치는 규격들의 제한들을 초과할 위험 없이 트랜지스터들(708)의 게이트들에 인가될 수 없다. 유사하게, 트랜지스터들(710)의 게이트 바이어스가 1.3 V로 상승할 수 있기 때문에, 트랜지스터들(708)은 트랜지스터들(702)의 드레인 및 소스 신뢰성 규격들 사이의 전압이 초과되지 않도록 보장하는 것을 돕는다.
[0049] 저전압 트랜지스터들(708)은 1.2 V 동작 모드 동안 트랜지스터들(702)을 보호한다. 바이어스 회로들(712a, 712b)은 일정한 0.9 V 바이어스 전압(vddcx)으로 트랜지스터들(708)에 바이어스 신호들(각각 gate_nmos1 및 gate_nmos2)을 제공한다. 트랜지스터들(708)은 트랜지스터들(702)(Mn1 및 Mn2) 상에 오버스트레스가 발생하지 않도록 보장하도록 구성된다.
[0050] 도 8 및 도 9는 본원에 개시된 특정 양상들에 따른, 1.8 V 동작 모드용으로 구성되는 출력 구동기(800)에서의 스위칭의 예를 예시한다. 출력 구동기(800)는 도 4 및 도 5에 예시된 출력 구동기(400)에 대응할 수 있다. 도 8을 참조하면, 출력 구동기(800)는 코어 전압 레벨들로 입력(802)을 수신하도록 구성된다. 예시된 예에서, 코어 전압은 최대 0.9 V인 전압 레벨들로 동작할 수 있다. 풀 출력(806)으로 지칭될 수 있는 출력 구동기(800)의 출력은 저전압 트랜지스터들과 1.2 V 트랜지스터들의 조합을 사용하여 0 V와 1.8 V 사이에서 스위칭할 수 있다. 저전압 트랜지스터들은 코어 전압 레벨로 동작할 수 있다.
[0051] 출력 구동기(800)는 네거티브 고전압 내부 출력(810)을 포함하는 고전압 내부 출력을 제공하도록 구성되는 1.2 V 트랜지스터들을 포함하는 고전압 섹션 및 네거티브 저전압 내부 출력(804)을 포함하는 저전압 내부 출력을 제공하도록 구성되는 1.2 V 트랜지스터들을 포함하는 저전압 섹션을 포함한다. 일 예에서, 고전압 섹션은 공칭 0.9 V와 공칭 1.8 V 사이의 네거티브 고전압 내부 출력(810)을 구동하는 반면, 저전압 섹션은 공칭 0 V와 공칭 0.9 V 사이의 네거티브 저전압 내부 출력(804)을 구동한다. 간헐적인 동적 바이어스 회로(814)는 빠른 과도적 응답을 제공하고, 병렬 경로 DC 바이어스 회로(812)는 정적 동작을 지원한다.
[0052] 도 9는 입력(802)에서의 트랜지션(902)에 관한 특정 시그널링을 예시하는 타이밍 다이어그램(900)이다. 초기에, 입력(802)은 0 V에 있고, 트랜지션(902) 동안 vddcx로 스위칭하여, 네거티브 저전압 내부 출력(804) 및 풀 출력(806)이 0 V로 스윙하게 한다. Mp5 트랜지스터(816)는 약한 MOS 저항을 통해 일정한 vddix 바이어스 신호(808)를 수신한다. 약한 MOS 저항은 트랜지스터 쌍(818) 중 하나의 소스와 드레인 사이의 저항을 포함하거나 또는 이에 대응할 수 있다. 풀 출력(806) 상의 트랜지션은 Mp5 트랜지스터(816)의 게이트를 통해 용량적으로 커플링되어, 바이어스 신호(808)에서 짧은 펄스(904)를 야기한다. 펄스(904)의 크기 및 지속기간은 게이트 커패시턴스 및 드레인-소스 저항에 기초하여 정의되거나 또는 계산된다. 펄스(904)는 바이어스 신호(808)에 추가된 간헐적인 동적 바이어스로서 동작하여, MP5 트랜지스터(816)에 추가 게이트 오버드라이브를 제공한다. MP5 트랜지스터(816)에 대한 추가 게이트 오버드라이브는 네거티브 고전압 내부 출력(810)을 vssix(여기서 vssix = 0.9 V)로 풀링하여, MP8 트랜지스터(822)를 턴온시키고, MP7 트랜지스터(820)를 턴오프시키는 것을 돕는다.
[0053] 도 10은 출력 구동기를 구성하기 위한 방법의 흐름도(1000)이다. 일 양상에서, 출력 구동기는 전압 시프팅 출력 구동기로서 구성될 수 있다. 예컨대, 방법은 모뎀(230) 또는 애플리케이션 프로세서(232)(도 2 참조)에 통합된 고속 I/O 패드에 관련될 수 있다. 다른 예에서, 방법은 RF 프론트-엔드 디바이스에 통합된 고속 I/O 패드에 관련될 수 있다.
[0054] 블록(1002)에서, 출력 구동기의 저전압 섹션은 제1 전압 레벨과 제2 전압 레벨 사이에서 스위칭하는 입력 신호에 대한 응답으로 저전압 신호를 제공하도록 구성될 수 있다. 저전압 신호는 제1 모드에서 제1 전압 레벨과 제3 전압 레벨 사이에서 스위칭하고, 제2 모드에서 제1 전압 레벨과 제2 전압 레벨 사이에서 스위칭할 수 있다. 일 예에서, 저전압 섹션은 1.2 V 범위의 공칭 전압 레벨로 동작한다. 다른 예에서, 저전압 섹션은 0.9 V의 공칭 전압 레벨로 동작한다. 또 다른 예에서, 저전압 섹션은 0.465 V의 최소 전압 레벨로 동작한다.
[0055] 블록(1004)에서, 출력 구동기의 고전압 섹션은 입력 신호에 대한 응답으로 고전압 신호를 제공하도록 구성될 수 있다. 고전압 신호는 제1 모드에서 제1 전압 레벨과 제3 전압 레벨 사이에서 스위칭하고, 제2 모드에서 제2 전압 레벨과 제4 전압 레벨 사이에서 스위칭할 수 있다.
[0056] 블록(1006)에서, 출력 트랜지스터들은 입력 신호에 대한 응답으로 출력 신호를 제공하도록 구성된다. 일 양상에서, 제1 쌍의 출력 트랜지스터들은 출력 구동기의 고전압 섹션에 제공되고, 제2 쌍의 출력 트랜지스터들은 저전압 섹션에 제공된다. 출력 신호는 제1 모드에서 제1 전압 레벨과 제3 전압 레벨 사이에서 스위칭하고, 제2 모드에서 제1 전압 레벨과 제4 전압 레벨 사이에서 스위칭할 수 있다.
[0057] 블록(1008)에서, 제1 바이어싱 회로는 바이어스가 출력 신호의 트랜지션 동안 수정되도록 제1 쌍의 출력 트랜지스터들 내의 제1 트랜지스터에 바이어스를 제공하도록 구성된다.
[0058] 일 예에서, 바이어스는 드레인-소스 저항을 갖는 액티브 트랜지스터를 통해 제1 트랜지스터에 제공되고, 출력 신호는 제1 트랜지스터의 게이트-드레인 커패시턴스를 통해 제1 바이어싱 회로에 용량적으로 커플링된다. 바이어스는 제1 트랜지스터의 드레인과 게이트 사이의 용량적 커플링과 연관된 RC 시상수에 의해 결정되는 지속기간 동안 수정될 수 있다.
[0059] 일부 예들에서, 제2 바이어싱 회로는 출력 신호가 저전압 레벨에 있을 때 고전압 섹션 내의 제2 트랜지스터를 턴온시키도록 구성된다. 제2 트랜지스터는 제1 트랜지스터의 단자를 방전시키도록 구성될 수 있다.
[0060] 일 예에서, 제1 전압 레벨은 0 V 레벨에 대응하고, 제2 전압 레벨은 0.9 V 레벨에 대응한다. 일 예에서, 제3 전압 레벨은 1.2 V 레벨에 대응한다. 일 예에서, 제4 전압 레벨은 1.8 V 레벨에 대응한다. 입력 신호는 0 V와 0.9 V 사이에서 스위칭할 수 있다. 예컨대, 입력 신호는 IC의 0.9 V 코어 로직으로부터 수신될 수 있다. 출력 신호는 IC의 입력/출력 패드에 제공될 수 있다.
[0061] 본 개시내용의 특정 양상들에 따라 구성되는 출력 구동기는 저전압 섹션, 고전압 섹션, 출력 트랜지스터들, 및 하나 이상의 바이어싱 회로들을 포함할 수 있다. 저전압 섹션은 제1 전압 레벨과 제2 전압 레벨 사이에서 스위칭하는 입력 신호에 대한 응답으로 저전압 신호를 제공하도록 구성될 수 있다. 저전압 신호는 제1 동작 모드에서 제1 전압 레벨과 제3 전압 레벨 사이에서 스위칭하고, 제2 동작 모드에서 제1 전압 레벨과 제2 전압 레벨 사이에서 스위칭할 수 있다. 고전압 섹션은 입력 신호에 대한 응답으로 고전압 신호를 제공하도록 구성될 수 있다. 고전압 신호는 제1 동작 모드에서 제1 전압 레벨과 제3 전압 레벨 사이에서 스위칭하고, 제2 동작 모드에서 제2 전압 레벨과 제4 전압 레벨 사이에서 스위칭할 수 있다.
[0062] 고전압 섹션 내의 제1 쌍의 출력 트랜지스터들 및 저전압 섹션 내의 제2 쌍의 출력 트랜지스터들은 입력 신호에 대한 응답으로 출력 신호를 제공하도록 구성된다. 출력 신호는 제1 동작 모드에서 제1 전압 레벨과 제3 전압 레벨 사이에서 스위칭하고, 제2 동작 모드에서 제1 전압 레벨과 제4 전압 레벨 사이에서 스위칭할 수 있다.
[0063] 제1 바이어싱 회로는 바이어스가 출력 신호의 트랜지션 동안 수정되도록 제1 쌍의 출력 트랜지스터들 내의 제1 트랜지스터에 바이어스를 제공하도록 구성될 수 있다. 바이어스는 1옴 미만일 수 있는 드레인-소스 저항(RDS)을 갖는 액티브 트랜지스터를 통해 제1 트랜지스터에 제공될 수 있다. 예컨대, 액티브 트랜지스터는 스위치로서 동작할 수 있고, 0.1 옴의 RDS 값을 가질 수 있다. 출력 신호는 제1 트랜지스터의 게이트-드레인 커패시턴스(CGD)를 통해 제1 바이어싱 회로에 용량적으로 커플링될 수 있다. 바이어스의 전압 레벨은 제1 트랜지스터의 드레인과 게이트 사이의 용량적 커플링과 연관된 RC 시상수에 의해 결정되는 지속기간 동안 수정될 수 있다. 예컨대, RC 시상수는 RDS 및 CGD 값들을 사용하여 계산될 수 있다.
[0064] 일부 예들에서, 제2 바이어싱 회로는 출력 신호가 저전압 레벨에 있을 때 고전압 섹션 내의 제2 트랜지스터를 턴온시키도록 구성된다. 제2 트랜지스터는 제1 트랜지스터의 단자를 방전시키도록 구성될 수 있다.
[0065] 개시된 프로세스들에서의 단계들의 특정한 순서 또는 계층구조는 예시적 접근법들의 예시라는 것을 이해해야 한다. 설계 선호도들에 기초하여, 프로세스들에서의 단계들의 특정 순서 또는 계층구조가 재배열될 수 있다는 것을 이해한다. 추가로, 일부 단계들은 조합되거나 또는 생략될 수 있다. 첨부한 방법 청구항들은 표본적 순서로 다양한 단계들의 엘리먼트들을 제시하며, 제시되는 특정 순서 또는 계층구조로 제한되는 것으로 의도되는 것은 아니다.
[0066] 이전 설명은 임의의 당업자가 본원에 설명된 다양한 양상들을 실시하는 것을 가능하게 하도록 제공된다. 이 양상들에 대한 다양한 수정들은 당업자들에게 자명할 것이고, 본원에서 정의된 일반적 원리들은 다른 양상들에 적용될 수 있다. 따라서, 청구항들은 본원에 도시된 양상들로 제한되는 것으로 의도되는 것이 아니라, 청구항 문언과 일치하는 전체 범위를 따를 것이고, 단수인 엘리먼트에 대한 참조는 구체적으로 "하나 그리고 오직 하나"라고 서술되지 않는 한, 그렇게 의미하는 것으로 의도되는 것이 아니라, 오히려 "하나 이상"을 의미하는 것으로 의도된다. 구체적으로 달리 서술되지 않으면, "일부"라는 용어는 하나 이상을 지칭한다. 당업자들에게 알려져 있거나 또는 향후에 알려질 본 개시내용의 전반에 걸쳐 설명된 다양한 양상들의 엘리먼트들에 대한 모든 구조적 그리고 기능적 등가물들은 인용에 의해 본원에 명백하게 포함되고, 청구항들에 의해 망라되는 것으로 의도된다. 더욱이, 본원에 개시된 어떤 것도 그러한 개시내용이 청구항들에서 명시적으로 인용되는지 여부에 관계없이 공중에 전용되는 것으로 의도되는 것은 아니다. 청구항 엘리먼트는 엘리먼트가 "~ 위한 수단"이라는 문구를 사용하여 명백하게 기술되지 않는 한 수단 플러스 기능(means plus function)으로서 해석되지 않아야 한다.

Claims (30)

  1. 장치로서,
    제1 전압 레벨과 제2 전압 레벨 사이에서 스위칭하는 입력 신호에 대한 응답으로 저전압 신호를 제공하도록 구성되는 저전압 섹션 ― 상기 저전압 신호는 제1 모드에서 상기 제1 전압 레벨과 제3 전압 레벨 사이에서 스위칭하고, 제2 모드에서 상기 제1 전압 레벨과 상기 제2 전압 레벨 사이에서 스위칭함 ―;
    상기 입력 신호에 대한 응답으로 고전압 신호를 제공하도록 구성되는 고전압 섹션 ― 상기 고전압 신호는 상기 제1 모드에서 상기 제1 전압 레벨과 상기 제3 전압 레벨 사이에서 스위칭하고, 상기 제2 모드에서 상기 제2 전압 레벨과 제4 전압 레벨 사이에서 스위칭함 ―;
    상기 입력 신호에 대한 응답으로 출력 신호를 제공하도록 구성되는, 상기 고전압 섹션 내의 제1 쌍의 출력 트랜지스터들 및 상기 저전압 섹션 내의 제2 쌍의 출력 트랜지스터들 ― 상기 출력 신호는 상기 제1 모드에서 상기 제1 전압 레벨과 상기 제3 전압 레벨 사이에서 스위칭하고, 상기 제2 모드에서 상기 제1 전압 레벨과 상기 제4 전압 레벨 사이에서 스위칭함 ―; 및
    저항을 통해 전력 공급 레일에 상기 제1 쌍의 출력 트랜지스터들 내의 제1 트랜지스터의 게이트를 커플링함으로써 상기 제1 트랜지스터에 바이어스 신호를 제공하도록 구성되는 제1 바이어싱 회로를 포함하며,
    상기 제1 바이어싱 회로는 커패시턴스를 통해 상기 출력 신호에 커플링되고, 상기 출력 신호의 트랜지션에 대한 응답으로 상기 바이어스 신호에 펄스를 제공하는, 장치.
  2. 제1 항에 있어서,
    상기 제1 트랜지스터의 게이트는 상기 저항에 포함된 드레인-소스 저항을 갖는 액티브 트랜지스터를 통해 상기 전력 공급 레일에 커플링되고, 그리고
    상기 출력 신호는 상기 제1 트랜지스터의 게이트를 통해 상기 바이어스 신호에 용량적으로 커플링되는, 장치.
  3. 제1 항에 있어서,
    상기 바이어스 신호의 펄스의 지속기간은 상기 제1 트랜지스터의 게이트-드레인 커패시턴스 및 상기 저항에 의해 제공되는 저항-커패시턴스(RC) 시상수에 의해 결정되는, 장치.
  4. 제1 항에 있어서,
    상기 장치는, 상기 출력 신호가 저전압 레벨에 있을 때 상기 고전압 섹션 내의 제2 트랜지스터를 턴온시키도록 구성되는 병렬 경로 바이어싱 회로를 더 포함하고,
    상기 제2 트랜지스터는 상기 제1 트랜지스터와 병렬로 제공되고, 그리고 상기 제1 트랜지스터의 단자를 방전시키도록 구성되는, 장치.
  5. 제1 항에 있어서,
    상기 제1 전압 레벨은 0 V(Volt) 레벨에 대응하고,
    상기 제2 전압 레벨은 0.9 V 레벨에 대응하고, 그리고
    상기 제3 전압 레벨은 1.2 V 레벨에 대응하는, 장치.
  6. 제5 항에 있어서,
    상기 제4 전압 레벨은 1.8 V 레벨에 대응하는, 장치.
  7. 제1 항에 있어서,
    상기 제1 전압 레벨은 0 V 레벨에 대응하고,
    상기 제2 전압 레벨은 0.9 V 레벨에 대응하고, 그리고
    상기 제4 전압 레벨은 1.8 V 레벨에 대응하는, 장치.
  8. 제7 항에 있어서,
    상기 제3 전압 레벨은 1.2 V 레벨에 대응하는, 장치.
  9. 제1 항에 있어서,
    상기 제1 전압 레벨은 0 V 레벨에 대응하고,
    상기 제3 전압 레벨은 1.2 V 레벨에 대응하고, 그리고
    상기 제4 전압 레벨은 1.8 V 레벨에 대응하는, 장치.
  10. 제1 항에 있어서,
    상기 입력 신호는 0 V와 0.9 V 사이에서 스위칭하고,
    상기 입력 신호는 집적 회로의 코어 로직으로부터 수신되고, 그리고
    상기 출력 신호는 상기 집적 회로의 입력/출력 패드에 제공되는, 장치.
  11. 출력 구동기를 구성하기 위한 방법으로서,
    제1 전압 레벨과 제2 전압 레벨 사이에서 스위칭하는 입력 신호에 대한 응답으로 저전압 신호를 제공하도록 상기 출력 구동기의 저전압 섹션을 구성하는 단계 ― 상기 저전압 신호는 제1 모드에서 상기 제1 전압 레벨과 제3 전압 레벨 사이에서 스위칭하고, 제2 모드에서 상기 제1 전압 레벨과 상기 제2 전압 레벨 사이에서 스위칭함 ―;
    상기 입력 신호에 대한 응답으로 고전압 신호를 제공하도록 고전압 섹션을 구성하는 단계 ― 상기 고전압 신호는 상기 제1 모드에서 상기 제1 전압 레벨과 상기 제3 전압 레벨 사이에서 스위칭하고, 상기 제2 모드에서 상기 제2 전압 레벨과 제4 전압 레벨 사이에서 스위칭함 ―;
    상기 입력 신호에 대한 응답으로 출력 신호를 제공하도록 상기 출력 구동기의 고전압 섹션 내의 제1 쌍의 출력 트랜지스터들 및 상기 저전압 섹션 내의 제2 쌍의 출력 트랜지스터들을 구성하는 단계 ― 상기 출력 신호는 상기 제1 모드에서 상기 제1 전압 레벨과 상기 제3 전압 레벨 사이에서 스위칭하고, 상기 제2 모드에서 상기 제1 전압 레벨과 상기 제4 전압 레벨 사이에서 스위칭함 ―; 및
    저항을 통해 전력 공급 레일에 상기 제1 쌍의 출력 트랜지스터들 내의 제1 트랜지스터의 게이트를 커플링함으로써 상기 제1 트랜지스터에 바이어스 신호를 제공하도록 제1 바이어싱 회로를 구성하는 단계를 포함하며,
    상기 제1 바이어싱 회로는 커패시턴스를 통해 상기 출력 신호에 커플링되고, 상기 출력 신호의 트랜지션에 대한 응답으로 상기 바이어스 신호에 펄스를 제공하는, 출력 구동기를 구성하기 위한 방법.
  12. 제11 항에 있어서,
    상기 제1 트랜지스터의 게이트는 상기 저항에 포함된 드레인-소스 저항을 갖는 액티브 트랜지스터를 통해 상기 전력 공급 레일에 커플링되고, 그리고
    상기 출력 신호는 상기 제1 트랜지스터의 게이트를 통해 상기 바이어스 신호에 용량적으로 커플링되는, 출력 구동기를 구성하기 위한 방법.
  13. 제11 항에 있어서,
    상기 바이어스 신호의 펄스의 지속기간은 상기 제1 트랜지스터의 게이트-드레인 커패시턴스 및 상기 저항에 의해 제공되는 저항-커패시턴스(RC) 시상수에 의해 결정되는, 출력 구동기를 구성하기 위한 방법.
  14. 제11 항에 있어서,
    상기 방법은, 상기 출력 신호가 저전압 레벨에 있을 때 상기 고전압 섹션 내의 제2 트랜지스터를 턴온시키도록 병렬 경로 바이어싱 회로를 구성하는 단계를 더 포함하고,
    상기 제2 트랜지스터는 상기 제1 트랜지스터와 병렬로 제공되고, 그리고 상기 제1 트랜지스터의 단자를 방전시키도록 구성되는, 출력 구동기를 구성하기 위한 방법.
  15. 제11 항에 있어서,
    상기 제1 전압 레벨은 0 V 레벨에 대응하고,
    상기 제2 전압 레벨은 0.9 V 레벨에 대응하고, 그리고
    상기 제3 전압 레벨은 1.2 V 레벨에 대응하는, 출력 구동기를 구성하기 위한 방법.
  16. 제15 항에 있어서,
    상기 제4 전압 레벨은 1.8 V 레벨에 대응하는, 출력 구동기를 구성하기 위한 방법.
  17. 제11 항에 있어서,
    상기 제1 전압 레벨은 0 V 레벨에 대응하고,
    상기 제2 전압 레벨은 0.9 V 레벨에 대응하고, 그리고
    상기 제4 전압 레벨은 1.8 V 레벨에 대응하는, 출력 구동기를 구성하기 위한 방법.
  18. 제17 항에 있어서,
    상기 제3 전압 레벨은 1.2 V 레벨에 대응하는, 출력 구동기를 구성하기 위한 방법.
  19. 제11 항에 있어서,
    상기 제1 전압 레벨은 0 V 레벨에 대응하고,
    상기 제3 전압 레벨은 1.2 V 레벨에 대응하고, 그리고
    상기 제4 전압 레벨은 1.8 V 레벨에 대응하는, 출력 구동기를 구성하기 위한 방법.
  20. 제11 항에 있어서,
    상기 입력 신호는 0 V와 0.9 V 사이에서 스위칭하고,
    상기 입력 신호는 집적 회로의 코어 로직으로부터 수신되고, 그리고
    상기 출력 신호는 상기 집적 회로의 입력/출력 패드에 제공되는, 출력 구동기를 구성하기 위한 방법.
  21. 장치로서,
    제1 전압 레벨과 제2 전압 레벨 사이에서 스위칭하는 입력 신호에 대한 응답으로 저전압 신호를 제공하기 위한 수단 ― 상기 저전압 신호는 제1 모드에서 상기 제1 전압 레벨과 제3 전압 레벨 사이에서 스위칭하고, 제2 모드에서 상기 제1 전압 레벨과 제2 전압 레벨 사이에서 스위칭함 ―;
    상기 입력 신호에 대한 응답으로 고전압 신호를 제공하기 위한 수단 ― 상기 고전압 신호는 상기 제1 모드에서 상기 제1 전압 레벨과 상기 제3 전압 레벨 사이에서 스위칭하고, 상기 제2 모드에서 상기 제2 전압 레벨과 제4 전압 레벨 사이에서 스위칭함 ―;
    상기 입력 신호에 대한 응답으로 출력 신호를 제공하기 위한 수단 ― 상기 출력 신호는 상기 제1 모드에서 상기 제1 전압 레벨과 상기 제3 전압 레벨 사이에서 스위칭하고, 상기 제2 모드에서 상기 제1 전압 레벨과 상기 제4 전압 레벨 사이에서 스위칭함 ―; 및
    전력 공급 레일에 제1 출력 트랜지스터의 게이트를 커플링하도록 구성되는 저항을 통해 바이어스 신호가 상기 제1 출력 트랜지스터에 제공되도록 상기 제1 출력 트랜지스터를 바이어싱하기 위한 수단을 포함하고,
    상기 바이어싱하기 위한 수단은 커패시턴스를 통해 상기 출력 신호에 커플링되고, 상기 출력 신호의 트랜지션에 대한 응답으로 상기 바이어스 신호에 펄스를 제공하는, 장치.
  22. 제21 항에 있어서,
    제1 트랜지스터의 게이트는 상기 저항에 포함된 드레인-소스 저항을 갖는 액티브 트랜지스터를 통해 상기 전력 공급 레일에 커플링되고, 그리고
    상기 출력 신호는 상기 제1 트랜지스터의 게이트를 통해 상기 바이어스 신호에 용량적으로 커플링되는, 장치.
  23. 제21 항에 있어서,
    상기 바이어스 신호의 펄스의 지속기간은 상기 제1 출력 트랜지스터의 게이트-드레인 커패시턴스 및 상기 저항에 의해 제공되는 저항-커패시턴스(RC) 시상수에 의해 결정되는, 장치.
  24. 제21 항에 있어서,
    상기 장치는, 상기 출력 신호가 저전압 레벨에 있을 때 제2 트랜지스터를 턴온시키기 위한 수단을 더 포함하고,
    상기 제2 트랜지스터는 상기 제1 출력 트랜지스터와 병렬로 제공되고, 그리고 상기 제1 출력 트랜지스터의 단자를 방전시키도록 구성되는, 장치.
  25. 제21 항에 있어서,
    상기 제1 전압 레벨은 0 V 레벨에 대응하고,
    상기 제2 전압 레벨은 0.9 V 레벨에 대응하고, 그리고
    상기 제3 전압 레벨은 1.2 V 레벨에 대응하는, 장치.
  26. 제25 항에 있어서,
    상기 제4 전압 레벨은 1.8 V 레벨에 대응하는, 장치.
  27. 제21 항에 있어서,
    상기 제1 전압 레벨은 0 V 레벨에 대응하고,
    상기 제2 전압 레벨은 0.9 V 레벨에 대응하고, 그리고
    상기 제4 전압 레벨은 1.8 V 레벨에 대응하는, 장치.
  28. 제27 항에 있어서,
    상기 제3 전압 레벨은 1.2 V 레벨에 대응하는, 장치.
  29. 제21 항에 있어서,
    상기 제1 전압 레벨은 0 V 레벨에 대응하고,
    상기 제3 전압 레벨은 1.2 V 레벨에 대응하고, 그리고
    상기 제4 전압 레벨은 1.8 V 레벨에 대응하는, 장치.
  30. 제21 항에 있어서,
    상기 입력 신호는 0 V와 0.9 V 사이에서 스위칭하고,
    상기 입력 신호는 집적 회로의 코어 로직으로부터 수신되고, 그리고
    상기 출력 신호는 상기 집적 회로의 입력/출력 패드에 제공되는, 장치.
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