CN116979936A - 一种总线控制的时钟延时电路 - Google Patents

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CN116979936A CN202310875774.8A CN202310875774A CN116979936A CN 116979936 A CN116979936 A CN 116979936A CN 202310875774 A CN202310875774 A CN 202310875774A CN 116979936 A CN116979936 A CN 116979936A
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卜洪波
王耕耘
韩立镪
吴淞波
程甘霖
戴立群
樊奔
张旭
谢圣文
姚瑶
潘卫军
孙启扬
谢莉莉
张芮萌
柴瑞青
陈瑞明
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Abstract

本发明公开了一种总线控制的时钟延时电路，包括：时钟输入端、总线控制输入端、最终输出端、N个延时单元和或门；延时单元包括接收端、发送端、控制端和输出端；各级延时单元通过接收端和发送端进行串接，第一级延时单元的接收端与时钟输入端连接，总线控制输入端包括N个数据位，延时单元的控制端分别与总线控制输入端的各数据位连接；N个延时单元的输出端依次连接或门的输入极，或门的输出极与后级的或门输入极级联，实现最终输出端输出一路信号；总线控制输入端接收外部总线控制信号，通过改变总线控制信号中置高电平的数据位的位置，实现在线控制最终输出端输出的时钟信号的延时时间；实现总线控制信号定量调节时钟信号延迟。

Description

一种总线控制的时钟延时电路
技术领域
本发明涉及集成电路技术领域，特别涉及一种总线控制的时钟延时电路。
背景技术
集成电路中，数字电路模块往往会需要一个时钟信号，来确定内部电路元件在什么时间执行特定操作，有时也会利用时钟信号来同步数据。时钟信号的延时控制是集成电路设计中的关键环节，设计人员通常需要调整时钟信号从信号源到信号终端的延时时间，以确保时钟跳变沿到达接收端电路单元的时机符合设计要求。
传统的时钟延时控制方法一般利用互连传输线自身的延时以及串接缓冲器的方法来实现。传输线的延时可以通过工艺厂商给出的不同金属层的阻容电气参数结合RC延时的有关计算公式计算，也可以和缓冲器一起通过设计仿真软件进行仿真得出。在芯片设计阶段，通过调整传输线的宽度和长度以及缓冲器的规格和数量，就可以实现定量的传输线延时控制。
但是半导体芯片制造过程中，由于存在工艺参数的不确定性和工艺控制精度的问题，就会导致半导体芯片成品的电学参数和设计值存在电学参数偏差。一般而言，根据摩尔定律，半导体工艺流片特征尺寸越来越小，使得微小的工艺偏差导致的传输线、晶体管的电气特性变化越来越大，造成集成电路产品性能与最初设计目标存在较大的误差。这样，采用传统的时钟延时控制方法会使得流片后的集成电路的实际时钟延时和设计预期值存在不可控的偏差。而且随着技术进步，集成电路的规模越来越大，时钟线的长度不可避免的变得越来越长，加剧了精确控制时钟延时的难度。
发明内容
本发明解决的问题是：克服现有技术的不足，提出一种在线控制时钟信号延时的方法，可以根据实际应用需求，把时钟的延时时间较为精确地调整到符合预期的大小。
本发明的技术方案为：
本发明公开了一种总线控制的时钟延时电路，包括：时钟输入端、总线控制输入端、最终输出端、N个延时单元和或门；其中，所述延时单元包括接收端、发送端、控制端和输出端；各级延时单元通过所述接收端和所述发送端进行串接，第一级所述延时单元的接收端与所述时钟输入端连接，时钟输入端与外部时钟连接，最后一级所述延时单元的发送端悬空；所述总线控制输入端包括N个数据位，所述延时单元的控制端分别与总线控制输入端的各数据位连接；N为大于等于2的整数；
所述N个延时单元的输出端依次连接所述或门的输入极，或门的输出极与后级的或门输入极级联，实现最终输出端输出一路信号；
所述总线控制输入端接收外部总线控制信号，通过改变所述总线控制信号中置高电平的数据位的位置，实现在线控制所述最终输出端输出的时钟信号的延时时间；实现总线控制信号定量调节时钟信号延迟。
进一步地，在上述延时电路中，所述延时单元，包括：第一反相器、第二反相器、电阻、电容；其中，所述第一反相器的输入极作为所述延时单元的接收端，接收外部时钟信号，所述第一反相器输出极连接所述电阻的一端；所述第二反相器的输入极连接所述电阻的另一端和所述电容的一端，所述第二反相器的输出极作为所述延时单元的发送端；所述电容的另一端接地，所述的电阻和电容组成RC延时电路。
进一步地，在上述延时电路中，所述延时单元，还包括，第一NMOS晶体管、第二NMOS晶体管和PMOS晶体管；其中，所述第一NMOS晶体管的漏极和所述PMOS晶体管的源极与所述第二反相器的输出极连接；所述第一NMOS晶体管的源极连接所述第二NMOS晶体管的漏极和所述PMOS晶体管的漏极，并作为所述延时单元的输出端；所述第二NMOS晶体管的源极接地。
进一步地，在上述延时电路中，所述延时单元，还包括第三反相器；所述第三反相器的输入极接收外部控制信号并连接所述第一NMOS晶体管的栅极，所述第三反相器的输出极连接所述PMOS晶体管的栅极和所述第二NMOS晶体管的栅极。
进一步地，在上述延时电路中，当所述延时单元收到的控制信号为高电平时，所述第一NMOS晶体管导通，所述PMOS晶体管导通，所述第二NMOS晶体管截止；所述第二反相器的输出极输出的时钟信号通过所述第一NMOS晶体管和所述PMOS晶体管后在所述延时单元的输出端输出。
进一步地，在上述延时电路中，当所述延时单元收到的控制信号为低电平时，所述第一NMOS晶体管截止，所述PMOS晶体管截止，所述第二NMOS晶体管导通；所述延时单元的输出端由于此时接地而输出0信号。
进一步地，在上述延时电路中，所述总线控制信号中，按需求设置其中一位为高电平，其余位均设置为低电平；只有控制信号输入为高电平的一级所述延时单元输出端输出延时后的时钟信号，其余级所述延时单元输出端输出0信号；各级所述延时单元输出端输出的信号通过所述的或门电路后，做逻辑或运算，输出延时后的目标时钟信号。
进一步地，在上述延时电路中，如果所有级的所述延时单元输出端的数量小于第一级或门的输入极数量，多余的第一级所述或门的输入极置0。
进一步地，在上述延时电路中，在所述延时单元中，所述第一反相器与所述第二反相器之间可串接多个反相器。
进一步地，在上述延时电路中，最后一级所述延时单元发送端可通过阻值大于1K的电阻接地。
与现有技术相比，本发明的技术方案具有以下优点：
1)本发明通过改变第一反相器、第二反相器内部的MOS管规格以及电阻和电容的规格，可以灵活调整单级延时电路实现的延时时间；
2)本发明延时单元从原理图和版图上设计都是一致的，当电路状态确定后，每一级的延时单元接收端到延时单元发送端的时钟延时时间基本是相等的，通过本发明电路调整时钟延时具有线性度高的特点；
3)本发明可按照实际需求随时改变总线控制信号中置1的数据位的位置，在线实时调节一种总线控制的时钟延时电路输出不同延时时间的时钟信号，通过本发明的电路调整时钟延时具有实时性好的特点；
4)本发明在一种总线控制的时钟延时电路可通过的时钟频率范围内，其功能和性能不受到时钟频率大小的制约。
附图说明
图1是本发明的一个实施例的第一级延时单元的电路结构示意图；
图2是本发明的一个实施例的全局电路的结构示意图；
图3为本发明的一个实施例的时钟信号的时序示意图。
具体实施方式
在集成电路设计领域，传统的时钟延时控制方法多利用互连传输线自身的延时以及串接缓冲器的方法来实现，通常芯片流片结束后的延时电路的延时时间与设计值存在误差，也无法在芯片流片后在线实时调节时钟的延时时间。
本发明技术方案中，通过设计可以串行连接的延时电路模块，并配置或门把各级延时电路模块输出的信号汇集为一路输出，同时引入外部总线数字控制信号控制每一级延时电路模块的工作状态，最终实现电路以一定步长实时调节时钟信号在传输过程中的延时时间。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
本发明公开了一种总线控制的时钟延时电路，包括：时钟输入端、总线控制输入端、最终输出端、N个延时单元和或门；其中，延时单元包括接收端、发送端、控制端和输出端；各级延时单元通过接收端和发送端进行串接，第一级延时单元的接收端与时钟输入端连接，时钟输入端与外部时钟连接，最后一级延时单元的发送端悬空；总线控制输入端包括N个数据位，延时单元的控制端分别与总线控制输入端的各数据位连接；N为大于等于2的整数。
各级延时单元由于是串行连接，时钟在各级延时单元发送端产生的延时时间是线性累计的。总线控制输入端接收外部总线控制信号，通过改变总线控制信号中置1的数据位的位置，可以控制各级延时单元的输出端输出各级延时后的时钟信号或者是0信号。
N个延时单元的输出端依次连接或门的输入极，或门的输出极与后级的或门输入极级联，实现最终输出端输出一路信号。具体实施中，按需求设置总线控制信号其中一位为1，其余位均设置为0；只有控制信号输入为1的一级延时单元输出端输出延时后的时钟信号，其余级所述延时单元输出端输出0信号；这样，这一路延时后的时钟信号与其他0信号做逻辑或运算，输出延时后的目标时钟信号。
通过改变总线控制信号中置1的数据位的位置，可实现在线控制最终输出端输出的时钟信号的延时时间，最终实现总线控制信号定量调节时钟信号延迟的功能。
优选地，延时单元，包括：第一反相器、第二反相器、电阻、电容；其中，第一反相器的输入极作为延时单元的接收端，接收外部时钟信号，第一反相器输出极连接电阻的一端；第二反相器的输入极连接电阻的另一端和电容的一端，第二反相器的输出极作为延时单元的发送端；电容的另一端接地，电阻和电容组成RC延时电路。
优选地，延时单元，还包括，第一NMOS晶体管、第二NMOS晶体管和PMOS晶体管；其中，第一NMOS晶体管的漏极和PMOS晶体管的源极与第二反相器的输出极连接；第一NMOS晶体管的源极连接第二NMOS晶体管的漏极和PMOS晶体管的漏极，并作为延时单元的输出端；第二NMOS晶体管的源极接地。
优选地，延时单元，还包括第三反相器；第三反相器的输入极接收外部控制信号并连接第一NMOS晶体管的栅极，第三反相器的输出极连接PMOS晶体管的栅极和第二NMOS晶体管的栅极。
优选地，当延时单元收到的控制信号为1时，第一NMOS晶体管导通，PMOS晶体管导通，第二NMOS晶体管截止；第二反相器的输出极输出的时钟信号通过第一NMOS晶体管和PMOS晶体管后在延时单元的输出端输出。
优选地，当延时单元收到的控制信号为0时，第一NMOS晶体管截止，PMOS晶体管截止，第二NMOS晶体管导通；延时单元的输出端由于此时接地而输出0信号。
可选的，在延时单元中，第一反相器与第二反相器之间可串接更多反相器。
可选的，最后一级延时单元发送端可通过阻值大于1K的电阻接地。
可选的，在延时单元中，第一反相器与第二反相器之间可串接更多反相器；
可选的，延时单元可不包括电阻或电容；
可选的，或门级联的级数可以多变，例如一级、二级、三级等；
可选的，如果所有级的延时单元输出端的数量小于第一级或门的输入极数量，多余的第一级或门的输入极置0。
实施例
本实施例的一种总线控制的时钟延时电路主要由延时单元和或门组成，延时单元的数量大于等于2，为了简化说明的目的，图1仅展示出本实施例中的第一级延时单元的电路结构示意图。延时单元内部包括：第一反相器I1、第二反相器I2、第三反相器I3、第一NMOS晶体管M1、第二NMOS晶体管M2、PMOS晶体管M3、电阻R1和电容C1。
第一反相器I1的输入极作为延时单元接收端，适于接收时钟信号，具体的，在图1中接收信号源I0发出的时钟信号CLK[0]。第一反相器I1输出极连接电阻R1的一端；
第二反相器I2的输入极连接电阻R1的另一端和电容C1的一端，第二反相器I2的输出极作为延时单元发送端；电容C1的另一端接地，电阻R1和电容C1组成RC延时电路。
如图1所示，时钟信号CLK[0]从延时单元接收端进入延时单元，首先经过第一反相器I1后发生相位反转，并产生了一定的延时，延时时间设为△t1；然后通过电阻R1和电容C1组成的RC延时电路进行延时，延时时间设为△t2；接着通过第二反相器I2，再一次发生相位反向，并产生△t3的延时时间，一般情况下，△t1和△t3设计值相等；同时，上述各元件之间的传输线也会造成时钟信号的延时，设为△t4；如图1所示，最终延时单元发送端输出延时后的时钟信号CLK[1]。令△T代表时钟信号从延时单元接收端传递到当前级延时单元发送端所延时的时间，则在此实施例中，时钟信号CLK[1]相较于时钟信号CLK[0]总的延时时间即为△T＝△t1+△t2+△t3+△t4。
△T为本发明时钟延时调节的最小步长，△T的设计和取值应结合需要延时调整的时钟信号的频率而定，通常而言，时钟信号频率越高，△T应设计的越小。当延时单元的电路状态确定后，每级延时单元的△T可视为一个固定值。
在其它实施例中，延时单元可不包括电阻或电容。在这种情况下，时钟从延时单元接收端到延时单元发送端传递所需的时间即△T主要由反相器决定；
在其它实施例中，延时单元中的第一反相器与第二反相器之间可串接更多反相器。延时单元接收端与延时单元发送端之间串接的反相器的总数需要为偶数，以使得延时单元发送端输出的时钟信号相位与延时单元接收端接收的时钟信号相位一致；
对于反相器而言，时钟信号的延时主要由MOS管的宽度和长度确定；对于RC电路，时钟信号的延时主要取决于电阻和电容大小的乘积，这个乘积又被称为RC时间常数；传输线的延时由传输线的长度以及线路上的寄生电阻和寄生电容决定；实际电路设计时还需要考虑温度变化和电源噪声等其他因素对信号传输延时产生的影响。本领域技术人员一般会结合电路模拟工具或芯片仿真软件来设计电路元件实现给定大小时钟的延时，软件使用方法与调试方法为本领域技术人员所熟知，在此不再赘述。
参考图1，第一NMOS晶体管M1的漏极和PMOS晶体管M3的源极与第二反相器I2的输出极连接；第一NMOS晶体管M1的源极连接第二NMOS晶体管M2的漏极和PMOS晶体管M3的漏极，并作为延时单元输出端。此时第一NMOS晶体管M1的漏极和PMOS晶体管M3所并联组成的电路结构通常被称为“传输门”，这样的“传输门”设计比单独的NMOS或PMOS传输信号时适应的电压动态范围更宽，其工作原理为本领域技术人员所熟知；
继续参考图1，外部控制信号CTRL[1]为数字电平信号，包括逻辑1(高电平)和逻辑0(低电平)。第三反相器I3的输入极接收控制信号CTRL[1]并连接第一NMOS晶体管M1的栅极；第三反相器I3接收控制信号CTRL[1]后输出其逻辑相反的信号CTRL_N[1]；第三反相器I3的输出极连接PMOS晶体管M3的栅极和第二NMOS晶体管M2的栅极。第二NMOS晶体管的源极接地；
继续参考图1，当延时单元收到的控制信号CTRL[1]为1时，该级延时单元中的第一NMOS晶体管M1导通，PMOS晶体管M3导通，第二NMOS晶体管M2截止，第二反相器I2的输出极即该级延时单元发送端与该级延时单元输出端导通。此时，该级延时单元输出端输出的信号OUT[1]为第二反相器I2输出的时钟信号CLK[1]通过第一NMOS晶体管M1和PMOS晶体管M3构成的“传输门”后的输出信号，CLK[1]在此传输过程中也会经历一定的延时Toffset，当电路状态确定后，每级延时单元的Toffset可视为一个固定值。
类似的，当延时单元收到的控制信号CTRL[1]为0时，该级延时单元中的第一NMOS晶体管M1截止，PMOS晶体管M3截止，第二NMOS晶体管M2导通。第二反相器I2的输出极即该级延时单元发送端此时与该级延时单元输出端截止，与此同时，该级延时单元输出端由于通过第二NMOS晶体管M2接地而输出的OUT[1]信号为0。
图2为本发明实施例的全局电路的结构示意图，在本实施例中延时单元数量为4个，为使得阐述更为简洁，图2仅展示出本实施例中的第一级和第二级延时单元，各个延时单元通过延时单元接收端和延时单元发送端串接在一起。第一级延时单元接收端适于接收原始时钟信号CLK[0]，第一级延时单元发送端输出延时△T后的时钟信号CLK[1]；第二级延时单元接收端接收CLK[1]信号后再延时△T，然后从延时单元发送端输出CLK2信号至第三级延时单元接收端；最后一级(本实施例中为第四级)延时单元发送端悬空。在其他实施例中，最后一级延时单元发送端可通过大阻值电阻接地，电阻典型值大于1KΩ。
在其他实施例中，延时单元的数量可能与本实施例中不同，但这种延时单元串行连接的结构形式和延时计算方法与之一致。可总结，第K级(K为正整数，K不大于延时单元的数量)延时单元发送端发送的时钟信号CLK[K]相较于第一级延时单元接收端的时钟信号CLK[0]的延时时间为：K×△T。
继续参考图2，所有延时单元输出端依次连接或门的输入极，这些或门的输出极再与后级的或门输入极级联，最终实现一种总线控制的时钟延时电路只有一路最终输出端。
在其他实施例中，或门的形式可以多变，例如四输入或门、八输入或门等；或门级联的级数也可以多变，例如一级、二级、三级等；如果所有级的延时单元输出端的数量小于第一级或门的输入极数量，多余的第一级或门的输入极置0。
以输入后级的延时单元的控制信号为高位，以输入前级的延时单元的控制信号为低位，组成并行总线控制信号。本实施例中，因为一共包括四级延时单元，故总线控制信号为CTRL[4:1]。为使得本发明总线控制的时钟延时电路正常工作，需要设置总线控制信号其中一位为1，其余位均需要设置为0。只有控制信号输入为1的一级延时单元输出端输出延时后的时钟信号，其余级延时单元输出端输出0信号。
为使得阐述更直观，图3为本实施例中时钟信号的时序示意图。在t1时刻前，总线控制信号为“1111”，此时OUT[1]、OUT[2]、OUT[3]和OUT[4]信号为原始的时钟信号CLK[0]分别延时Toffset、△T+Toffset、2×△T+Toffset、3×△T+Toffset后的时钟信号；在t1时刻后，将总线控制信号设为“0100”，即只把第三级延时单元接收的控制信号CTRL[3]设为1，OUT[3]此时仍为原始的时钟信号CLK[0]延时2×△T+Toffset后的时钟信号，但OUT[1]、OUT[2]、和OUT[4]信号的逻辑则变为0，OUT[1]、OUT[2]、OUT[3]和OUT[4]信号此时通过或门电路做逻辑或运算，使得最终输出端输出的FOUT信号与OUT[3]信号一致。注意，由于数字信号在或门电路中传输和运算也需要消耗时间，FOUT信号与OUT[3]信号之间会存在一定延时，在时钟频率较低时可忽略。
本实施例中t1时刻之后为总线控制的时钟延时电路正常工作的模式，t1时刻之前总线控制信号之所以设置为“1111”只是为了使得本发明讲述方便。在其他实施例中，t1时刻之前初始的总线控制信号可以设置为“0000”，此时最终输出端输出的FOUT信号在t1时刻前为0。
在其他实施例中，通过改变总线控制信号中置1的数据位的位置，可控制特定一级的延时单元输出端输出延时后的时钟信号，其余级的延时单元输出端输出0信号，可在线控制最终输出端输出的时钟信号的延时时间。具体的，如果想使得电路延时时间为x×△T+Toffset，其中x为不小于1且不大于延时单元总数量的正整数，那么只需要把总线控制信号的第x位(从最低位为第1位开始数起)置1。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (10)

1.一种总线控制的时钟延时电路，其特征在于，包括：时钟输入端、总线控制输入端、最终输出端、N个延时单元和或门；其中，所述延时单元包括接收端、发送端、控制端和输出端；各级延时单元通过所述接收端和所述发送端进行串接，第一级所述延时单元的接收端与所述时钟输入端连接，时钟输入端与外部时钟连接，最后一级所述延时单元的发送端悬空；所述总线控制输入端包括N个数据位，所述延时单元的控制端分别与总线控制输入端的各数据位连接；N为大于等于2的整数；
所述N个延时单元的输出端依次连接所述或门的输入极，或门的输出极与后级的或门输入极级联，实现所述最终输出端输出一路信号；
所述总线控制输入端接收外部总线控制信号，通过改变所述总线控制信号中置高电平的数据位的位置，实现在线控制所述最终输出端输出的时钟信号的延时时间；实现总线控制信号定量调节时钟信号延迟。
2.根据权利要求1所述的一种总线控制的时钟延时电路，其特征在于：所述延时单元，包括：第一反相器、第二反相器、电阻、电容；其中，所述第一反相器的输入极作为所述延时单元的接收端，接收外部时钟信号，所述第一反相器输出极连接所述电阻的一端；所述第二反相器的输入极连接所述电阻的另一端和所述电容的一端，所述第二反相器的输出极作为所述延时单元的发送端；所述电容的另一端接地，所述的电阻和电容组成RC延时电路。
3.根据权利要求1所述的一种总线控制的时钟延时电路，其特征在于：所述延时单元，还包括，第一NMOS晶体管、第二NMOS晶体管和PMOS晶体管；其中，所述第一NMOS晶体管的漏极和所述PMOS晶体管的源极与所述第二反相器的输出极连接；所述第一NMOS晶体管的源极连接所述第二NMOS晶体管的漏极和所述PMOS晶体管的漏极，并作为所述延时单元的输出端；所述第二NMOS晶体管的源极接地。
4.根据权利要求3所述的一种总线控制的时钟延时电路，其特征在于：所述延时单元，还包括第三反相器；所述第三反相器的输入极接收外部控制信号并连接所述第一NMOS晶体管的栅极，所述第三反相器的输出极连接所述PMOS晶体管的栅极和所述第二NMOS晶体管的栅极。
5.根据权利要求3所述的一种总线控制的时钟延时电路，其特征在于：当所述延时单元收到的控制信号为高电平时，所述第一NMOS晶体管导通，所述PMOS晶体管导通，所述第二NMOS晶体管截止；所述第二反相器的输出极输出的时钟信号通过所述第一NMOS晶体管和所述PMOS晶体管后在所述延时单元的输出端输出。
6.根据权利要求3所述的一种总线控制的时钟延时电路，其特征在于：当所述延时单元收到的控制信号为低电平时，所述第一NMOS晶体管截止，所述PMOS晶体管截止，所述第二NMOS晶体管导通；所述延时单元的输出端输出0信号。
7.根据权利要求1所述的一种总线控制的时钟延时电路，其特征在于：所述总线控制信号中，按需求设置其中一位为高电平，其余位均设置为低电平；只有控制信号输入为高电平的一级所述延时单元输出端输出延时后的时钟信号，其余级所述延时单元输出端输出0信号；各级所述延时单元输出端输出的信号通过所述的或门电路后，做逻辑或运算，输出延时后的目标时钟信号。
8.根据权利要求1所述的一种总线控制的时钟延时电路，其特征在于：如果所有级的所述延时单元输出端的数量小于第一级或门的输入极数量，多余的第一级所述或门的输入极置0。
9.根据权利要求1所述的一种总线控制的时钟延时电路，其特征在于：在所述延时单元中，所述第一反相器与所述第二反相器之间可串接多个反相器。
10.根据权利要求1所述的一种总线控制的时钟延时电路，其特征在于：最后一级所述延时单元发送端可通过阻值大于1K的电阻接地。
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