CN102915761A - 一种应用于存储单元的延时控制电路以及静态随机存储器 - Google Patents
一种应用于存储单元的延时控制电路以及静态随机存储器 Download PDFInfo
- Publication number
- CN102915761A CN102915761A CN2012104282991A CN201210428299A CN102915761A CN 102915761 A CN102915761 A CN 102915761A CN 2012104282991 A CN2012104282991 A CN 2012104282991A CN 201210428299 A CN201210428299 A CN 201210428299A CN 102915761 A CN102915761 A CN 102915761A
- Authority
- CN
- China
- Prior art keywords
- nmos pipe
- circuit
- links
- control
- control signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Pulse Circuits (AREA)
Abstract
本发明提供了一种应用于存储单元的延时控制电路，包括：控制分压电路、选择电路以及下拉电路，当电压Vcc大于第一预设值时，下拉电路中的第一NMOS管以及第二NMOS管工作在饱和区，当电压Vcc小于第二预设值时，第二NMOS管工作在亚阈值区。本发明提供的延时控制电路能够在较低的工作电压时，保证第二NMOS工作在亚阈值区域，漏电流很小，可以实现对虚拟位线DBL的放电速度的降低，从而实现对灵敏放大器控制信号SAEN的延迟，可以保证SAEN信号到达时，存储阵列的读出BL和BLB有比较大的易于放大器读出的压差deltav，保证电路功能正确，没有逻辑错误。
Description
技术领域
本发明涉及电路领域，更具体的说，是涉及一种应用于存储单元的延时控制电路以及静态随机存储器。
背景技术
随着科技的不断发展，静态随机存储器凭借其单元具有无需刷新而保存数据的特性，被广泛应用。通常，对于正常态的静态随机存储器，工作电压一般保持在0.9Vcc以上，这样能够很好的保证存储性能。但由于工艺或实际工作电压低的问题，导致了静态随机存储器在具体读取操作中导致逻辑错误、功能失效。同时，工作电压的降低也必然引起操作速度的降低。
请参阅图1，现有技术采用通常采用一种改变灵敏放大器的控制信号的方法来解决上述问题，具体为采用双列虚拟单元，产生两个虚拟位线对（DBL1和XDBL1，DBL2和XDBL2），各自输出一个信号（DBL1、DBL2），经过控制通路和延时电路，达到对控制信号SAEN的延时控制，当控制信号SAEN达到灵敏放大器时，灵敏放大器的输入端的BL和XBL的信号差比原来的信号差大的多，更易于读出。当电源电压和工作电压降低时，两对位线信号同时变化，控制延时电路的时延也会相应增大，可以有效减小逻辑错误的发生率。
但，现有技术需要双列的虚拟单元，相应的，后端的延时电路也需要单独设计，其电路复杂，面积大以及成本高。
发明内容
有鉴于此，本发明提供了一种应用于存储单元的延时控制电路，以克服现有技术中采用双列虚拟单元导致的电路复杂、面积大以及成本高的问题。
为实现上述目的，本发明提供如下技术方案：
一种应用于存储单元的延时控制电路，其特征在于，包括：控制分压电路、选择电路以及下拉电路，所述下拉电路包括第一NMOS管以及第二NMOS管；
所述控制分压电路用于比较虚拟字线信号以及外接控制信号，并输出第一控制信号以及第一控制电平；
所述选择电路用于接收所述第一控制信号，并根据所述第一控制信号输出第二控制电平；
所述第一控制电平控制所述第二NMOS管的开启和关断，所述第二控制电平控制所述第一NMOS管的开启和关断，当电压Vcc大于第一预设值时，所述第一NMOS管以及所述第二NMOS管工作在饱和区，当电压Vcc小于第二预设值时，所述第二NMOS管工作在亚阈值区。
优选的，所述控制分压电路包括比较电路以及分压电路；
所述比较电路用于比较虚拟字线信号以及外接控制信号，并输出第一控制信号；
所述分压电路用于接收所述第一控制信号，经处理，产生所述第一控制电平。
优选的，所述下拉电路包括：第一NMOS管以及第二NMOS管；
所述第一MOS管的漏极与位线相连，源极与所述第二NMOS管的漏极相连，所述第二NMOS管的源极接地，所述第一NMOS管的栅极与所述第二控制电平相连，所述第二NMOS管的栅极与所述第一控制电平相连。
优选的，所述比较电路包括第一与非门以及第一反相器；
所述第一与非门的第一输入端与所述虚拟字线信号相连，所述第一与非门的第二输入端与所述外接控制信号相连，所述第一与非门的输出端与所述第一反相器的输入端相连，所述第一反相器的输出端作为所述比较电路的第一控制信号的输出端。
优选的，所述分压电路包括：第三NMOS管、第四NMOS管、第五NMOS管、第一PMOS管以及第二PMOS管；
所述第一控制信号分别与所述第一PMOS管的栅极、所述第五NMOS管的栅极以及所述第二PMOS管的栅极相连，所述第一PMOS管的源极以及所述第二PMOS管的源极均接Vcc，所述第一PMOS管的漏极分别于所述第三NMOS管的栅极以及所述第五NMOS管的漏极相连，所述第二PMOS管的漏极分别与所述第三NMOS管的源极、漏极以及所述第四NMOS管的栅极相连，其公共连接点作为所述分压电路的第一控制电平的输出端，所述第四NMOS管的源极和漏极相连且接地，所述第五NMOS管的源极接地。
优选的，所述选择电路包括第二反相器、传输门以及第六NMOS管；
所述外接控制信号分别与所述第二反相器的输入端以及所述传输门的NMOS的栅极相连，所述第二反相器的输出端分别与所述传输门的PMOS的栅极以及所述第六NMOS管的栅极相连，所述第一控制信号与所述传输门的输入端相连，所述传输门的输出端与所述第六NMOS管的漏极相连，且作为所述控制电路的第二控制电平的输出端，所述第六NMOS管的源极接地。
一种静态随机存储器，包括上述任一项延时控制电路。
经由上述的技术方案可知，与现有技术相比，本发明提供了一种应用于存储单元的延时控制电路，包括：控制分压电路、选择电路以及下拉电路，其中，控制分压电路比较虚拟字线信号以及外接控制信号，并输出第一控制信号以及第一控制电平，所述选择电路用于接收所述第一控制信号，并根据所述第一控制信号输出第二控制电平，其中，所述第一控制电平控制所述第二NMOS管的开启和关断，所述第二控制电平控制所述第一NMOS管的开启和关断，当电压Vcc大于第一预设值时，所述第一NMOS管以及所述第二NMOS管工作在饱和区，当电压Vcc小于第二预设值时，所述第二NMOS管工作在亚阈值区。本发明提供的延时控制电路能够在较低的工作电压时，保证第二NMOS工作在亚阈值区域，漏电流很小，可以实现对虚拟位线DBL的放电速度的降低，从而实现对灵敏放大器控制信号SAEN的延迟，可以保证SAEN信号到达时，存储阵列的读出BL和BLB有比较大的易于放大器读出的压差deltav，保证电路功能正确，没有逻辑错误。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为现有技术中控制延时电路的结构示意图；
图2为本发明提供的一种应用于存储单元的延时控制电路的结构示意图；
图3为现有技术中的延时控制电路的一种具体电路结构；
图4为本发明提供的一种应用于存储单元的延时控制电路的结构框图；
图5为本发明提供的一种应用于存储单元的延时控制电路中下拉电路的电路图；
图6为本发明提供的一种应用于存储单元的延时控制电路中控制分压电路的电路图；
图7为本发明提供的一种应用于存储单元的延时控制电路中选择电路的电路图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明提供了一种应用于存储单元的延时控制电路，包括：控制分压电路、选择电路以及下拉电路，其中，控制分压电路比较虚拟字线信号以及外接控制信号，并输出第一控制信号以及第一控制电平，所述选择电路用于接收所述第一控制信号，并根据所述第一控制信号输出第二控制电平，其中，所述第一控制电平控制所述第二NMOS管的开启和关断，所述第二控制电平控制所述第一NMOS管的开启和关断，当电压Vcc大于第一预设值时，所述第一NMOS管以及所述第二NMOS管工作在饱和区，当电压Vcc小于第二预设值时，所述第二NMOS管工作在亚阈值区，以对位线进行放电。本发明提供的延时控制电路能够在较低的工作电压时，保证第二NMOS工作在亚阈值区域，漏电流很小，可以实现对虚拟位线DBL的放电速度的降低，从而实现对灵敏放大器控制信号SAEN的延迟，可以保证SAEN信号到达时，存储阵列的读出BL和BLB有比较大的易于放大器读出的压差deltav，保证电路功能正确，没有逻辑错误。
请参阅附图2，为本发明提供一种应用于存储单元的延时控制电路的结构示意图，即采用一列虚拟单元的电路结构，其中，传统的读取操作时，首先对位线DBL和互补位线DBLB预充电至电源电压Vcc，字线DWL置为高电平后，其中一条位线（DBL或DBLB）开始放电，从而将锁存器中的数据传送到位线上，然后经过灵敏放大电路的放大，读出数据。因为较大容量的存储器的位线电容很大（在pf数量级），所以当存储单元尺寸过小时，位线放电速度将会很慢。因此，为了提高读出速度，灵敏放大器并不是等待位线一侧降至低电平，而是两条位线之间有一定的压降（可以被放大器识别）就可以读取。电路中，灵敏放大电路受控制电路信号SAEN控制，该电路通常采用虚拟存储单元（dummy memory cell）的方法，即在存储阵列旁做出虚拟存储单元，再通过一些控制和延时电路，然后产生SAEN信号，控制灵敏放大器的工作。原来的工艺中，通常采用两种虚拟单元，一种和正常的存储单元相同，通过虚拟字线DWL控制单元对数据的读写，我们称之为SDMC（dummymemory cell for self-timing）；另一种结构中字线信号接低电平，实际上是作为负载，我们称之为LDMC（dummy memory cell for load）。由于虚拟单元负责产生控制信号，所以利用SDMC读取数据时的状态，这时候虚拟位线对都被预充到了高电平，这时候SDMC发挥负载下拉功能，使得其中的一条位线（DBL）电压下降，两条位线产生一定的压差，当压差达到一定值后，DBL电压信号通过一反向器输出SAEN信号。其中，图3是现有技术中的延时控制电路的一种具体电路结构。
本发明就是从该虚拟存储单元和控制电路入手，提出一种新的延时控制电路，实现在电源电压或者工作电压低时，SAEN信号达到时，BL和BLB位线压差deltav可以保持很高的值，可以被灵敏放大器识别并读出，保证逻辑正确，实现存储功能。
实施例
请参阅图4，为本发明提供了一种应用于存储单元的延时控制电路的电路图，包括：控制分压电路101、选择电路102以及下拉电路103，所述下拉电路包括第一NMOS管N0以及第二NMOS管N1；
其中，控制分压电路101比较虚拟字线信号以及外接控制信号，并输出第一控制信号以及第一控制电平VTHA，所述选择电路102用于接收所述第一控制信号，并根据所述第一控制信号输出第二控制电平VTHB，其中，所述第一控制电平VTHA控制所述第二NMOS管的开启和关断，所述第二控制电平VTHB控制所述第一NMOS管的开启和关断，当电压Vcc大于第一预设值时，所述第一NMOS管以及所述第二NMOS管工作在饱和区，当电压Vcc小于第二预设值时，所述第二NMOS管工作在亚阈值区。本发明提供的延时控制电路能够在较低的工作电压时，保证第二NMOS工作在亚阈值区域，漏电流很小，可以实现对虚拟位线DBL的放电速度的降低，从而实现对灵敏放大器控制信号SAEN的延迟，可以保证SAEN信号到达时，存储阵列的读出BL和BLB有比较大的易于放大器读出的压差deltav，保证电路功能正确，没有逻辑错误。
需要说明的是，本实施例中，优选的，第一预设值为1.2v，第二预设值可以为小于1.2v的任意一个设定值。
优选的，所述控制分压电路包括比较电路以及分压电路，其中，比较电路用于比较虚拟字线信号以及外接控制信号，并输出第一控制信号；分压电路用于接收所述第一控制信号，经处理，产生所述第一控制电平。
本发明提供了一种延时控制电路中下拉电路、选择电路以及控制分压电路的具体电路结构，具体为：
所述下拉电路包括：第一NMOS管以及第二NMOS管；
所述第一MOS管的漏极与位线相连，源极与所述第二NMOS管的漏极相连，所述第二NMOS管的源极接地，所述第一NMOS管的栅极与所述第二控制电平相连，所述第二NMOS管的栅极与所述第一控制电平相连。
所述比较电路包括第一与非门以及第一反相器；
所述第一与非门的第一输入端与所述虚拟字线信号相连，所述第一与非门的第二输入端与所述外接控制信号相连，所述第一与非门的输出端与所述第一反相器的输入端相连，所述第一反相器的输出端作为所述比较电路的第一控制信号的输出端。
所述分压电路包括：第三NMOS管、第四NMOS管、第五NMOS管、第一PMOS管以及第二PMOS管；
所述第一控制信号分别与所述第一PMOS管的栅极、所述第五NMOS管的栅极以及所述第二PMOS管的栅极相连，所述第一PMOS管的源极以及所述第二PMOS管的源极均接Vcc，所述第一PMOS管的漏极分别于所述第三NMOS管的栅极以及所述第五NMOS管的漏极相连，所述第二PMOS管的漏极分别与所述第三NMOS管的源极、漏极以及所述第四NMOS管的栅极相连，其公共连接点作为所述分压电路的第一控制电平的输出端，所述第四NMOS管的源极和漏极相连且接地，所述第五NMOS管的源极接地。
所述选择电路包括第二反相器、传输门以及第六NMOS管；
所述外接控制信号分别与所述第二反相器的输入端以及所述传输门的NMOS的栅极相连，所述第二反相器的输出端分别与所述传输门的PMOS的栅极以及所述第六NMOS管的栅极相连，所述第一控制信号与所述传输门的输入端相连，所述传输门的输出端与所述第六NMOS管的漏极相连，且作为所述控制电路的第二控制电平的输出端，所述第六NMOS管的源极接地。
本发明提供的延时控制电路的工作原理为：
请结合图6，虚拟字线信号ATKWL和外界控制信号LRDC接入与非门NAND，再通过一反相器INV，得到ATKWL&LRDC信号，然后信号通过N4，P1，P2，以及N2和N3构成的分压电路，得到第一控制电平VTHA。其中LRDC是总的控制信号，控制该分压电路是否开启。
当LRDC为低电平时，ATKWL&LRDC信号必然为低电平，此时，P1和P2工作，N4截止，N2栅极和源漏都被拉倒高电平，N3工作在强反型区；当ATKWL&LRDC信号为高时，P1和P2截止，N4工作，把N2的栅极电压拉到低电平，N2工作在耗尽区，N3工作在强反型区，两个都相当于电容，调节N2和N3的参数，可以使第一控制电平VTHA满足预设值，此处，本实施例中优选为VTHA=0.8Vcc。
请结合图7，选择电路中的传输门的输入端信号为分压电路中的ATKWL&LRDC信号，即第一控制信号，传输门输出端接入虚拟位线下拉的放电电路中，作为N0的栅极输入信号。其中，第一控制电平VTHA接入N1的栅极。同时在传输门后面再添加一下拉反馈网络N5，N5的源端和传输门输出端相接，漏端接地，栅极则连接于输入TG的PMOS栅极。控制端LRDC控制虚拟位线下拉网络是否参与放电。
当LRDC为低电平时，传输门截止，ATKWL&LRDC信号不能传入，此时N5导通，钳制N0的栅极电压为低，即N0截止，下拉电路中没有电流，不参与放电。
当LRDC为高电平时，传输门开启，信号输入，N0导通，此时，N1开启，电路中产生电流，下拉网络参与放电。
本发明适用于在工艺条件不变的情况下，在较大的电源电压下，存储功能和正常工艺下用下拉虚拟存储单元功能相同；而在较低的工作电压，或者较低的电源电压时，由于本发明提供的延时控制电路中保证一个MOS工作在亚阈值区域，漏电流很小，可以实现对虚拟位线DBL的放电速度的降低，从而实现对灵敏放大器控制信号SAEN的延迟，可以保证SAEN信号到达时，存储阵列的读出BL和BLB有比较大的易于放大器读出的压差deltav，保证电路功能正确，没有逻辑错误。
除此，本电路只是部分替代原来的下拉虚拟存储单元网络，电路面积并没有很大变化。下拉的一个MOS工作在亚阈值区，电路电流很小，功耗很低。通过对SAEN的延时，存储单元读操作可以正确进行，读取边界比之以前增大了。
在上述本发明提供的实施例的基础上，本发明还提供了一种静态随机存储器，包括上述实施例中的延时控制电路。
综上所述：本发明提供了一种应用于存储单元的延时控制电路，包括：控制分压电路、选择电路以及下拉电路，其中，控制分压电路比较虚拟字线信号以及外接控制信号，并输出第一控制信号以及第一控制电平，所述选择电路用于接收所述第一控制信号，并根据所述第一控制信号输出第二控制电平，其中，所述第一控制电平控制所述第二NMOS管的开启和关断，所述第二控制电平控制所述第一NMOS管的开启和关断，当电压Vcc大于第一预设值时，所述第一NMOS管以及所述第二NMOS管工作在饱和区，当电压Vcc小于第二预设值时，所述第二NMOS管工作在亚阈值区。本发明提供的延时控制电路能够在较低的工作电压时，保证第二NMOS工作在亚阈值区域，漏电流很小，可以实现对虚拟位线DBL的放电速度的降低，从而实现对灵敏放大器控制信号SAEN的延迟，可以保证SAEN信号到达时，存储阵列的读出BL和BLB有比较大的易于放大器读出的压差deltav，保证电路功能正确，没有逻辑错误。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例提供的装置而言，由于其与实施例提供的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
对所提供的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所提供的原理和新颖特点相一致的最宽的范围。
Claims (7)
1.一种应用于存储单元的延时控制电路，其特征在于，包括：控制分压电路、选择电路以及下拉电路，所述下拉电路包括第一NMOS管以及第二NMOS管；
所述控制分压电路用于比较虚拟字线信号以及外接控制信号，并输出第一控制信号以及第一控制电平；
所述选择电路用于接收所述第一控制信号，并根据所述第一控制信号输出第二控制电平；
所述第一控制电平控制所述第二NMOS管的开启和关断，所述第二控制电平控制所述第一NMOS管的开启和关断，当电压Vcc大于第一预设值时，所述第一NMOS管以及所述第二NMOS管工作在饱和区，当电压Vcc小于第二预设值时，所述第二NMOS管工作在亚阈值区。
2.根据权利要求1所述的延时控制电路，其特征在于，所述控制分压电路包括比较电路以及分压电路；
所述比较电路用于比较虚拟字线信号以及外接控制信号，并输出第一控制信号；
所述分压电路用于接收所述第一控制信号，经处理，产生所述第一控制电平。
3.根据权利要求1所述的延时控制电路，其特征在于，所述第一NMOS管的漏极与位线相连，源极与所述第二NMOS管的漏极相连，所述第二NMOS管的源极接地，所述第一NMOS管的栅极与所述第二控制电平相连，所述第二NMOS管的栅极与所述第一控制电平相连。
4.根据权利要求2所述的延时控制电路，其特征在于，所述比较电路包括第一与非门以及第一反相器；
所述第一与非门的第一输入端与所述虚拟字线信号相连，所述第一与非门的第二输入端与所述外接控制信号相连，所述第一与非门的输出端与所述第一反相器的输入端相连，所述第一反相器的输出端作为所述比较电路的第一控制信号的输出端。
5.根据权利要求2所述的延时控制电路，其特征在于，所述分压电路包括：第三NMOS管、第四NMOS管、第五NMOS管、第一PMOS管以及第二PMOS管；
所述第一控制信号分别与所述第一PMOS管的栅极、所述第五NMOS管的栅极以及所述第二PMOS管的栅极相连，所述第一PMOS管的源极以及所述第二PMOS管的源极均接Vcc，所述第一PMOS管的漏极分别于所述第三NMOS管的栅极以及所述第五NMOS管的漏极相连，所述第二PMOS管的漏极分别与所述第三NMOS管的源极、漏极以及所述第四NMOS管的栅极相连，其公共连接点作为所述分压电路的第一控制电平的输出端，所述第四NMOS管的源极和漏极相连且接地，所述第五NMOS管的源极接地。
6.根据权利要求1所述的延时控制电路，其特征在于，所述选择电路包括第二反相器、传输门以及第六NMOS管；
所述外接控制信号分别与所述第二反相器的输入端以及所述传输门的NMOS的栅极相连，所述第二反相器的输出端分别与所述传输门的PMOS的栅极以及所述第六NMOS管的栅极相连，所述第一控制信号与所述传输门的输入端相连，所述传输门的输出端与所述第六NMOS管的漏极相连，且作为所述控制电路的第二控制电平的输出端，所述第六NMOS管的源极接地。
7.一种静态随机存储器，其特征在于，包括权利要求1-6中任一项延时控制电路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210428299.1A CN102915761B (zh) | 2012-10-31 | 2012-10-31 | 一种应用于存储单元的延时控制电路以及静态随机存储器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210428299.1A CN102915761B (zh) | 2012-10-31 | 2012-10-31 | 一种应用于存储单元的延时控制电路以及静态随机存储器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102915761A true CN102915761A (zh) | 2013-02-06 |
| CN102915761B CN102915761B (zh) | 2016-01-20 |
Family
ID=47614095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201210428299.1A Expired - Fee Related CN102915761B (zh) | 2012-10-31 | 2012-10-31 | 一种应用于存储单元的延时控制电路以及静态随机存储器 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN102915761B (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105336361A (zh) * | 2015-12-04 | 2016-02-17 | 安徽大学 | 一种sram自跟踪复制位线电路 |
| CN108564977A (zh) * | 2018-04-20 | 2018-09-21 | 睿力集成电路有限公司 | 电源驱动装置及随机存储器 |
| CN109359067A (zh) * | 2018-10-17 | 2019-02-19 | 晶晨半导体(上海)股份有限公司 | 获取存储模块内部延时阶梯时间的方法及系统 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6225843B1 (en) * | 1998-11-20 | 2001-05-01 | Fujitsu Limited | Semiconductor integrated circuit device |
| CN1829083A (zh) * | 2005-02-28 | 2006-09-06 | 尔必达存储器株式会社 | 电源电压递降电路、延迟电路以及具有后者的半导体装置 |
| CN101178930A (zh) * | 2006-08-10 | 2008-05-14 | 株式会社瑞萨科技 | 具备静态型存储单元的半导体存储装置 |
-
2012
- 2012-10-31 CN CN201210428299.1A patent/CN102915761B/zh not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6225843B1 (en) * | 1998-11-20 | 2001-05-01 | Fujitsu Limited | Semiconductor integrated circuit device |
| CN1829083A (zh) * | 2005-02-28 | 2006-09-06 | 尔必达存储器株式会社 | 电源电压递降电路、延迟电路以及具有后者的半导体装置 |
| CN101178930A (zh) * | 2006-08-10 | 2008-05-14 | 株式会社瑞萨科技 | 具备静态型存储单元的半导体存储装置 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105336361A (zh) * | 2015-12-04 | 2016-02-17 | 安徽大学 | 一种sram自跟踪复制位线电路 |
| CN105336361B (zh) * | 2015-12-04 | 2018-07-27 | 安徽大学 | 一种sram自跟踪复制位线电路 |
| CN108564977A (zh) * | 2018-04-20 | 2018-09-21 | 睿力集成电路有限公司 | 电源驱动装置及随机存储器 |
| CN109359067A (zh) * | 2018-10-17 | 2019-02-19 | 晶晨半导体(上海)股份有限公司 | 获取存储模块内部延时阶梯时间的方法及系统 |
| CN109359067B (zh) * | 2018-10-17 | 2022-06-28 | 晶晨半导体(上海)股份有限公司 | 获取存储模块内部延时阶梯时间的方法及系统 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN102915761B (zh) | 2016-01-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI475563B (zh) | 單端靜態隨機存取記憶體 | |
| CN103871461B (zh) | 一种适用于静态随机存储器的写复制电路 | |
| CN103943142B (zh) | 一种静态随机存储器及其位线预充电自定时电路 | |
| CN109994140B (zh) | 一种阻类存储器预放大灵敏放大电路 | |
| Nayak et al. | A read disturbance free differential read SRAM cell for low power and reliable cache in embedded processor | |
| CN103971733B (zh) | 低功耗sram单元电路结构 | |
| CN102117652A (zh) | 静态随机存取存储器 | |
| US9886206B1 (en) | Replica bit-line control circuit | |
| CN102915761B (zh) | 一种应用于存储单元的延时控制电路以及静态随机存储器 | |
| CN101877243B (zh) | 静态随机存取存储器 | |
| TWI556238B (zh) | ７ｔ雙埠靜態隨機存取記憶體（二） | |
| CN104681055B (zh) | 一种应用于静态随机存储器电路的高速电流灵敏放大器 | |
| CN109859791B (zh) | 一种全隔离结构9管sram存储单元及其读写操作方法 | |
| TWI556241B (zh) | ７ｔ雙埠靜態隨機存取記憶體 | |
| CN101740099B (zh) | 一种单端位线敏感放大器 | |
| CN203799670U (zh) | 一种适用于静态随机存储器的写复制电路 | |
| US5949723A (en) | Fast single ended sensing with configurable half-latch | |
| CN101840728A (zh) | 一种双端sram单元 | |
| CN205487357U (zh) | 一种适用于静态随机存储器的写复制电路 | |
| TWI556239B (zh) | ７ｔ雙埠靜態隨機存取記憶體（三） | |
| CN107481754A (zh) | 一种多路选择电路、静态随机存取存储器以及电子装置 | |
| US8582379B2 (en) | Single ended sensing scheme for memory | |
| US8675427B2 (en) | Implementing RC and coupling delay correction for SRAM | |
| TWI541802B (zh) | ７ｔ雙埠靜態隨機存取記憶體（一） | |
| CN102737710A (zh) | 基于自定时的灵敏放大时序控制信号产生电路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20160120 Termination date: 20181031 |