JP2009055597A - タイミング発生回路 - Google Patents

Abstract

【課題】
周期が一定であるかまたは変化し、一周期の間に少なくとも２つのレベルで遷移する処理対象信号の当該レベル遷移のタイミングを細かく設定できる回路技術を提供する。
【解決手段】
（Ａ）第１周期信号、第２周期信号、・・・、第Ｍ周期信号をそれぞれ出力する周期信号発生回路１１と、（Ｂ）第１〜第Ｍ周期信号を計数する第１〜第Ｍ計数回路からなる計数回路群１２と、（Ｃ）前記所定タイミングの値を時間軸で配分して、前記所定タイミングの時間軸で配分した値を、第１周期信号の周期個数Ｎ₁、第２周期信号の周期個数Ｎ₂、・・・、第Ｍ周期信号の周期個数Ｎ_Mで表し、第１周期信号の周期個数Ｎ₁を前記第１計数回路に、
第２周期信号の周期個数Ｎ₂を前記第２計数回路に、
・・・
第Ｍ周期信号の周期個数Ｎ_Mを前記第Ｍ計数回路に、
セットする設定装置１３とを備える。
【選択図】 図１

Description

本発明は、周期が一定であるかまたは変化し、たとえば、一周期の間に少なくとも２つのレベルで遷移する処理対象信号の当該レベル遷移のタイミング信号を発生する回路技術に関し、特に、ＰＷＭ装置，ＶＣＯ等に搭載した発振回路（周波数信号発生回路）の立上がりエッジや立下りエッジを回路の一部分のみを主クロックよりも高い周波数の発振回路にすることで微調整しあるいはデッドタイム，周期等を、細かいタイミングで正確に設定することができるタイミング発生回路に関する。

従来、ＰＷＭ機能を搭載した装置，ＶＣＯ等の周期信号を扱う装置では、周期信号のオン幅，オフ幅、デッドタイム、あるいは周期等の時間幅を、発信回路の発振周期の精度よりも細かい精度で設定する試みがなされている。この種の技術として、たとえば図１７（Ａ）に示すＲＣ積分回路を用いて、周期信号の立ち上がりをシフトさせる技術が知られている。

具体的には、図１７（Ｂ）に示すように、周期信号の一周期Ｔ_Sが開始する前（周期信号の立上がりの所定時間前）にキャパシタＣを充電しておき、充電電圧Ｖ_BIASが閾値電圧Ｖ_THに達したとき（Ｔ_a）を、周期信号の立上がり（Ｔ_ON期間の開始）とする。この技術では、図１７（Ｃ）に示すように、キャパシタＣの充電電圧Ｖ_BIASを変化させることで、Ｔ_ONの開始タイミングＴ_aをクロックＣＬＫ（（Ｂ）参照）の精度で調節することができる。

しかし、図１８（Ａ）に示す回路は、キャパシタＣの充電特性を一定に保つことは素子の特性が一定しないこと等の理由から、細かいタイミングでかつ正確なタイミング信号を発生することは容易ではない。

また、図１８（Ａ）に示す、ビット数を補間拡張することにより周波数を擬似的に高くする回路も考えられる。この回路は、Ａ／Ｄ変換器９１と補間拡張器９２とＤ／Ａ変換器９３と比較器９４とからなる。Ａ／Ｄ変換器９１からの信号（この例では８ビット）は、補間拡張器９２によりビット数が拡張（この例では１０ビットに拡張）される。補間拡張された１０ビットの信号は、Ｄ／Ａ変換器９３によりアナログ信号Ｖ_Aに変換され、Ｖ_Aは比較器９４によりのこぎり波Ｖ_SAWと比較され、比較器９４からＰＷＭ変調された周期信号Ｓ_PWMが出力される。図１８（Ｂ）にアナログ信号Ｖ_Aとのこぎり波Ｖ_SAWと周期信号Ｓ_PWMとを示す。しかし、この手法は、アナログののこぎり波と比較器を使用しているので、使用するのでノイズに弱いという問題もある。結局、現状では、タイミングを細かくしかつ正確にするにはクロック周波数を高周波にするしか方法が無く、それに伴って消費電力の上昇が問題となる。

本発明の目的は、周期が一定であるかまたは変化し、一周期の間に少なくとも２つのレベルで遷移する処理対象信号の当該レベル遷移のタイミングを細かく設定できる回路技術を提供することにある。

本発明のタイミング発生回路は（１）から（１７）を要旨とする。
（１）
処理対象信号についての所定タイミングを発生する回路であって、
（Ａ）第１周期信号、
第１周期信号よりも周波数が高い第２周期信号、
・・・、
第（Ｍ−１）周期信号（Ｍは２以上の整数）よりも周波数が高い第Ｍ周期信号、
をそれぞれ出力する周期信号発生回路と、
（Ｂ）第１周期信号を計数する第１計数回路、
第２周期信号を計数する第２計数回路、
・・・
第Ｍ周期信号を計数する第Ｍ計数回路、
からなる計数回路群と、
（Ｃ）前記所定タイミングの値を時間軸で配分して、
前記所定タイミングの時間軸で配分した値を、第１周期信号の周期個数Ｎ₁、第２周期信号の周期個数Ｎ₂、・・・、第Ｍ周期信号の周期個数Ｎ_Mで表し、
第１周期信号の周期個数Ｎ₁を前記第１計数回路に、
第２周期信号の周期個数Ｎ₂を前記第２計数回路に、
・・・
第Ｍ周期信号の周期個数Ｎ_Mを前記第Ｍ計数回路に、
セットする設定装置と、
（Ｄ）第１計数回路〜第Ｍ計数回路による計数が全て終了したときに、当該終了信号に基づきタイミングを発生するタイミング信号発生回路と、
を備えたことを特徴とするタイミング発生回路。

（２）
前記タイミング信号発生回路が信号選択回路からなることを特徴とする（１）に記載のタイミング発生回路。

（３）
前記処理対象信号が、パルス幅変調されたパルス信号または電圧制御発振器の出力パルス信号であることを特徴とする（１）または（２）に記載のタイミング発生回路。

（４）
前記周期信号発生回路が、第１周波数信号発生回路〜第Ｍ周波数信号発生回路からなることを特徴とする（１）から（３）の何れかに記載のタイミング発生回路。

（５）
計数開始時に第１周波数信号発生回路〜第Ｍ周波数信号発生回路の何れか１つのみをアクティブとし、アクティブとなっている周波数信号発生回路から出力される周期信号の計数を所定の計数回路が終えたときに、まだアクティブとなっていない周波数信号発生回路をアクティブにし、順次、アクティブにされた周波数信号発生回路から出力される周期信号の計数を所定の計数回路が終えたときに、まだアクティブとなっていない周波数信号発生回路をアクティブにする周波数コントローラと、
最後にアクティブとなった周波数信号発生回路に対応する計数回路が計数の終了時に出力する計数終了信号を選択し、当該信号をタイミング信号として出力する信号選択回路と、
前記計数終了信号を前記信号選択回路に選択させる信号選択コントローラと、
を備えたことを特徴とする（４）に記載のタイミング発生回路。

（６）
前記周期信号発生回路が、可変周波数発振回路からなり、第１周期信号〜第Ｍ周期信号を出力することを特徴とする（１）から（３）の何れかに記載のタイミング発生回路。

（７）
（１）から（６）の何れかに記載のタイミング発生回路のユニットを複数直列に接続したタイミング発生回路であって、
後段のユニットの周期信号発生回路の最小周波数が、前段のユニットの周期信号発生回路の最大周波数よりも大きいことを特徴とするタイミング発生回路。

（８）
前記計数回路の前段または後段に設けた、前記周期信号発生回路が発生する周波数のうち最大の周波数の信号の１周期よりも小さい幅で所定量位相をシフトする位相シフト回路と、
前記位相シフト回路がどの位相で信号を出力するかを選択する位相シフトコントローラを備えたことを特徴とする（１）から（７）の何れかに記載のタイミング発生回路。

（９）
前記第１計数回路の前段または後段に設けた前記第１周期信号の１周期よりも小さく、他の周期信号の周期よりも大きい幅で所定量位相をシフトする第１位相シフト回路、
前記第２計数回路の前段または後段に設けた前記第２周期信号の１周期よりも小さく、他の周期信号の周期よりも大きい幅で所定量位相をシフトする第２位相シフト回路、
・・・
前記第Ｍ計数回路の前段または後段に設けた前記第Ｍ周期信号の１周期よりも小さく、他の周期信号の周期よりも大きい幅で所定量位相をシフトする第Ｍ位相シフト回路、
からなる位相シフト回路群と、
前記位相シフト回路がどの位相で信号を出力するかを選択する位相シフトコントローラと、
を備えたことを特徴とする（１）から（７）の何れかに記載のタイミング発生回路。

（１０）
前記タイミング信号発生回路の後段に設けた、前記周期信号発生回路が発生する周波数のうち最大の周波数の信号の１周期よりも小さい幅で所定量位相をシフトする位相シフト回路と、
前記位相シフト回路がどの位相で信号を出力するかを選択する位相シフトコントローラを備えたことを特徴とする（１）から（７）の何れかに記載のタイミング発生回路。

（１１）
周波数が変化する周期信号を発生する周期信号発生回路と、
前記周期信号発生回路が出力する周期信号の周波数を制御する周波数コントローラと、
前記周期信号発生回路からの周期信号を受信してその個数を計数し当該計数値がプリセット値に達したときに計数終了信号を出力する計数回路と、
を備え、
周期信号発生回路は第１周波数ｆ₁，第２周波数ｆ₂，・・・，第Ｍ周波数ｆ_Mの信号を順次出力できるように構成され、
プリセット値は、第１周波数ｆ₁の信号個数ｑ₁，第２周波数ｆ₂の信号個数ｑ₂，・・・，第Ｍ周波数ｆ_Mの信号個数ｑ_Mの合計値、
ｔｏｔ＝ｑ₁＋ｑ₂＋・・・＋ｑ_M
であり、
前記周波数コントローラは、
前記周期信号発生回路に、第１周波数の信号をｑ₁個出力させ、第２周波数の信号をｑ₂個出力させ、・・・、第Ｍ周波数の信号をｑ_M個出力させる、
ことを特徴とするタイミング発生回路。

（１２）
前記処理対象信号が、パルス幅変調されたパルス信号または電圧制御発振器の出力パルス信号であることを特徴とする（１１）に記載のタイミング発生回路。

（１３）
前記計数回路は、前記計数値がｑ₁，（ｑ₁＋ｑ₂），・・・，（ｑ₁＋ｑ₂＋・・・＋ｑ_M-1）に達したときに、周波数コントローラに所定信号を出力することを特徴とする（１１）または（１２）に記載のタイミング発生回路。

（１４）
前記周期信号発生回路が、第１周波数信号発生回路〜第Ｍ周波数信号発生回路と、選択スイッチとからなり、第１周波数信号発生回路〜第Ｍ周波数信号発生回路の何れかのからの信号を前記選択スイッチにより前記計数回路に送出することを特徴とする（１１）から（１３）の何れかに記載のタイミング発生回路。

（１５）
前記周期信号発生回路が、可変周波数発振回路からなり、第１周期信号〜第Ｍ周期信号を出力することを特徴とする（１２）または（１３）に記載のタイミング発生回路。

（１６）
（１１）から（１５）の何れかに記載のタイミング発生回路のユニットを複数直列に接続したタイミング発生回路であって、
後段のユニットの周期信号発生回路の最小周波数が、前段のユニットの周期信号発生回路の最大周波数よりも大きいことを特徴とするタイミング発生回路。

（１７）
前記計数回路の前段または後段に設けた、前記周期信号発生回路が発生する周波数のうち最大の周波数の信号の１周期よりも小さい幅で所定量位相をシフトする位相シフト回路と、
前記位相シフト回路がどの位相で信号を出力するかを選択する位相シフトコントローラを備えたことを特徴とする（１１）から（１６）の何れかに記載のタイミング発生回路。

本発明では、周期が一定であるかまたは変化し、一周期の間に少なくとも２つのレベルで遷移する処理対象信号の当該レベル遷移のタイミング信号を細かいタイミングで正確に発生することができる。特に、ＰＷＭ装置やＶＣＯに備えた発振回路（周期信号発生回路）において、周期信号のオン・オフの時間幅を細かいタイミングで正確に設定することができる。すなわち、本発明では、主クロックが数十ＭＨｚ程度の発振器を使用しても、数十〜数百ＧＨｚの周波数のクロックを一部分で動作させるだけで、タイミングが細かくかつ正確なタイミング信号（処理対象信号の遷移タイミングを司る信号）を発生することができ、制御装置が低消費電力のＰＷＭ制御装置や、制御装置が低消費電力のＶＣＯを生成することができる。
また、本発明では、周波数コントローラは、計数が開始されない周波数信号発生回路をアクティブとはしないようにもできるので、さらに電力消費が低減される。

図１は、本発明のタイミング発生回路の第１実施形態を示す説明図である。図１において、タイミング発生回路１は、周期が一定であるかまたは変化し、一周期の間に２以上のレベルで遷移する処理対象信号の当該レベル遷移のタイミング信号を発生する。具体的には、処理対象信号は、パルス幅変調（ＰＷＭ）されたパルス信号や、電圧制御発振器（ＶＣＯ）の出力パルス信号である。
タイミング発生回路１は、周期信号発生回路１１と、計数回路群１２と、周波数コントローラ１６と、信号選択回路１４と、信号選択コントローラ１５とからなる。

周期信号発生回路１１は、第１周期信号ＦＲＱ₁を発生する第１周波数信号発生回路１１１と、第２周期信号ＦＲＱ₂を発生する第２周波数信号発生回路１１２と、第３周期信号ＦＲＱ₃を発生する第３周波数信号発生回路１１３と、第４周期信号ＦＲＱ₄を発生する第４周波数信号発生回路１１４とからなり、第２周期信号ＦＲＱ₂は第１周期信号ＦＲＱ₁よりも周波数が高く、第３周期信号ＦＲＱ₃は第２周期信号ＦＲＱ₂よりも周波数が高く、第４周期信号ＦＲＱ₄は第３周期信号ＦＲＱ₃よりも周波数が高く、第１周期信号ＦＲＱ₁，第２周期信号ＦＲＱ₂，第３周期信号ＦＲＱ₃，第４周期信号ＦＲＱ₄は、それぞれ別ラインに出力される。

計数回路群１２は、第１周期信号ＦＲＱ₁を計数する第１計数回路１２１と、第２周期信号ＦＲＱ₂を計数する第２計数回路１２２と、第３周期信号ＦＲＱ₃を計数する第３計数回路１２３と、第４周期信号ＦＲＱ₃を計数する第４計数回路１２４とからなり、設定回路１３により、処理対象信号がレベル遷移するタイミングの値（タイミング値Ａ）がこれらの回路に割り振られてセットされる。本実施形態では、第１計数回路１２１にはＮ₁が、第２計数回路１２１にはＮ₂が、第３計数回路１２１にはＮ₃が、第４計数回路１２４にはＮ₄がセットされている。

本実施形態では、周波数コントローラ１６は、計数開始時に第１周波数信号発生回路１１１のみをアクティブとしており（他の周波数信号発生回路をインアクティブとしており）、第１周波数信号発生回路１１１から出力される第１周期信号ＦＲＱ₁の計数を第１計数回路１２１が終えたときに、第２周波数信号発生回路１１２をアクティブにする。同様に、第２周波数信号発生回路１１２から出力される第２周期信号ＦＲＱ₂の計数を第２計数回路１２２が終えたときに、第３周波数信号発生回路１１３をアクティブにし、第３周波数信号発生回路１１３から出力される第３周期信号ＦＲＱ₃の計数を第３計数回路１２３が終えたときに、第４周波数信号発生回路１１４をアクティブにする。

なお、本実施形態では、周波数コントローラ１６は周波数信号発生回路１１を制御しているが、第１周波数信号発生回路１１１，第２周波数信号発生回路１１２，第３周波数信号発生回路１１３，第４周波数信号発生回路１１４を制御するとともに、計数回路群１２の第１計数〜第４計数回路１２４の計数の開始を制御するようにしてもよい。たとえば、第１周波数信号発生回路１１１が動作するときに第１計数回路１２１をアクティブにし、第２周波数信号発生回路１１２が動作するときに第２計数回路１２２をアクティブにし、第３周波数信号発生回路１１３が動作するときに第３計数回路１２３をアクティブにし、第４周波数信号発生回路１１４が動作するときに第４計数回路１２４をアクティブにすることができる。また、周波数コントローラ１６は、周波数信号発生回路１１の動作を制御せずに（第１周波数信号発生回路１１１，第２周波数信号発生回路１１２，第３周波数信号発生回路１１３，第４周波数信号発生回路１１４を全てアクティブとし）、計数回路群１２の計数回路１２１〜１２４の計数の開始を制御するようにしてもよい。

信号選択回路１４は、最後にアクティブとなる周波数信号発生回路の出力を計数する計数回路（第１計数回路〜第４計数回路の何れか）が、計数終了時に出力する信号を受け取ったときに、タイミング信号を出力する。なお、周波数コントローラ１６が、周波数信号発生回路１１の動作を制御せずに、計数回路群１２の計数回路１２１〜１２４の計数の開始を制御する場合には、最後にアクティブとなる計数回路（第１計数回路〜第４計数回路の何れか）が出力する信号を受け取ったときに、タイミング信号を出力する。
図１の例では、最後にアクティブとなる周波数信号発生回路は、Ｎ₂，Ｎ₃，Ｎ₄がゼロであるときには第１周波数信号発生回路１１１であり、Ｎ₂がゼロでなくＮ₃，Ｎ₄がゼロであるときには第２周波数信号発生回路１１２であり、Ｎ₃がゼロでなくＮ₄がゼロであるときには第３周波数信号発生回路１１３であり、Ｎ₄がゼロでないときには第４周波数信号発生回路１１４である。

信号選択コントローラ１５には、Ｎ₁，Ｎ₂，Ｎ₃，Ｎ₄が予め入力されており、このＮ₁，Ｎ₂，Ｎ₃，Ｎ₄に基づき信号選択回路１４の選択を制御し、計数回路１２１〜１２４による周期信号の計数が全て終了したときに、出力するべき信号（タイミング信号ＴＳ）を信号選択回路１４に選択させる。

図２および図３は、図１のタイミング発生回路１の動作の例を示すタイミング図である。図２においては、Ｎ₁，Ｎ₂，Ｎ₄がゼロではなく、Ｎ₃がゼロである例を示している。まず、第１計数回路１２１によるＮ₁の計数が開始され、第１計数回路１２１によるＮ₁の計数が終了すると、第２計数回路１２２によるＮ₂の計数が開始される。第２計数回路１２２によるＮ₂の計数が終了すると、第３計数回路１２３による計数は行われずに、第４計数回路１２４によるＮ₄の計数が開始され、第４計数回路１２４によるＮ₄の計数が終了すると、第４計数回路１２４が出力する計数終了信号が信号選択回路１４に出力され、信号選択回路１４はタイミング信号ＴＳを出力する。

図３においては、Ｎ₂，Ｎ₃がゼロではなく、Ｎ₁，Ｎ₄がゼロである例を示している。この場合には、第１計数回路１２１によるＮ₁の計数は行われず、まず、第２計数回路１２２によるＮ₂の計数が開始され、第２計数回路１２２による周期信号Ｎ₂の計数が終了すると、第３計数回路１２３によるＮ₃の計数が開始される。つぎに、第３計数回路１２３によるＮ₃の計数が終了すると、第４計数回路１２４による計数は行われず、第３計数回路１２３が出力する計数終了信号が信号選択回路１４に出力され、信号選択回路１４はタイミング信号ＴＳを出力する。

図４は、本発明のタイミング発生回路の第２実施形態を示す説明図である。図１のタイミング発生回路１では、周期信号発生回路１１を複数の周波数信号発生回路により構成した場合を説明したが、本実施形態のタイミング発生回路２では、周期信号発生回路２１は１つの発振回路２１１により構成される。発振回路２１１は、４つの周波数を発生できる回路であり、本実施形態では、図４に示すように、発振回路２１１の後段に選択スイッチ（マルチプレクサ）２１２が設けられている。

周波数コントローラ２６は、周期信号発生回路２１から４つの周波数ｆｒｑ₁，ｆｒｑ₂，ｆｒｑ₃，ｆｒｑ₄を順次出力させ（４つの周波数の全てが出力されない場合もある）、周波数がｆｒｑ₁のときは第１計数回路２２１に、周波数がｆｒｑ₂のときは第２計数回路２２２に、周波数がｆｒｑ₃のときは第３計数回路２２３に、周波数がｆｒｑ₄のときは第４計数回路２２４に発振回路２１１を接続する。

図５（Ａ），（Ｂ）により、図４（本発明のタイミング発生回路の第２実施形態）で使用される周期信号発生回路の具体例を説明する。
図５（Ａ）は、発振回路２１の一部を示しており抵抗Ｒ₁に直列にバイポーラトランジスタＴｒが接続されている。図５（Ａ）では、トランジスタＴｒの主電流Ｉを非飽和領域で制御しており（制御電流はベース電流Ｉ_B）、実質上、トランジスタＴｒを可変抵抗ｒ_eqとして動作させており、共振回路中の抵抗の値を連続的に変化させること、すなわち発振周波数を変化させることができる。

図５（Ｂ）では、周期信号発生回路は、トランジスタＴｒ_k（ｋ＝１，２，３，・・・，Ｍ）と、このトランジスタの主電流経路に設けられた抵抗Ｒ_kとの直列接続回路の組を、並列接続して構成されている。この周期信号発生回路では、トランジスタＴｒ_kをスイッチとして動作させており、共振回路中の抵抗の値を段階的に変化させること、すなわち発振周波数を変化させることができる。

第２実施形態のタイミング発生回路２では、第１実施形態のタイミング発生回路１と同様、少ない計数回数で、大きい数値の計数を行うことができ、これにより所望のタイミングを発生できる。ＣＭＯＳプロセスにより作製された回路では、消費電力は立ち上りや立ち下りの出現回数に依存する。周期信号の立ち上りや立ち下りの回数を低減できる本実施形態は、ＣＭＯＳプロセスによる作製に好適である。ＴＴＬの製造プロセスにより作製された回路では、消費電力はオン期間の長さに依存するので、当該回路の場合には後述するように（図１３参照）、低い周波数におけるオン時間の時比率を短くすることで、消費電力を低減できる。

図６は、図４のタイミング発生回路２において、記憶装置群２２の前段に位相シフト回路群２７を設けた第１実施形態の変形例を示している。第１計数回路２２１に位相シフト回路群２７は、第１位相シフト回路２７１と、第２位相シフト回路２７２と、第３位相シフト回路２７３と、第４位相シフト回路２７４とからなる。
図６に示したタイミング発生回路２では、各位相シフト回路２７３〜２７４は、周波数信号発生回路１１１〜１１４が発生する周波数の間の細かさを補完することができる。位相シフトコントローラ２８は、どの位相のシフト量を制御することができる。

第１位相シフト回路２７１の周期は、第１周期信号の１周期よりも小さく（第１周期信号の周波数よりも大きく）、他の周期信号の周期よりも大きい（第１周期信号の周波数よりも小さい）幅で所定量位相をシフトし、
第２位相シフト回路２７２の周期は、第２周期信号の１周期よりも小さく、他の周期信号の周期よりも大きい幅で所定量位相をシフトし、
・・・
第Ｍ位相シフト回路２７２の周期は、第Ｍ周期信号の１周期よりも小さく、他の周期信号の周期よりも大きい幅で所定量位相をシフトするようにできる。
図７は、図４のタイミング発生回路２において、記憶装置群２２の後段に位相シフト回路群２７を設けた第２実施形態の変形例を示している。この場合にも、１つの位相シフト回路を、選択スイッチ２１２の後段（計数回路群２２の前段）に設けて、周波数信号発生回路１１１〜１１４が発生する周波数の間の細かさを補完することができる。

なお、図６や図７のタイミング発生回路２では、４つの位相シフト回路２７１〜２７４を設けたが、これらを設けずに、１つの位相シフト回路を、選択スイッチ２１２の後段（計数回路群２２の前段）に設けて、周波数信号発生回路１１１〜１１４が発生する周波数の間の細かさを補完することができる。
また、図４のタイミング発生回路２において、選択回路の後段に位相シフト回路を設けることもできる。この場合には、位相シフト回路は、周期信号発生回路が発生する周波数のうち最大の周波数の信号の１周期よりも小さい幅で所定量位相をシフトすることができる。

上記の説明では図４のタイミング発生回路２に位相シフト回路を設ける例を説明したが、図１のタイミング発生回路１の計数回路群１２の前段または後段に４つの位相シフト回路群を設けることもできるし、信号選択回路１４の後段に位相シフト回路を設けることもできる。

図８に位相シフト回路の一例を示す。図８の位相シフト回路では、位相シフトコントローラが、トライステートの遅延素子を制御して、遅延時間Ｔ，２・Ｔ，・・・，Ｍ・Ｔの何れかの遅れをもつ信号を出力することができる。

本発明のタイミング発生回路の第３実施形態を以下に説明する。このタイミング発生回路３は、図９に示すように周期信号発生回路３１と、計数回路３２と、設定回路３３と、周波数コントローラ３６とを備えている。
周期信号発生回路３１は、周波数が変化する周期信号を発生する。周期信号発生回路３１は第１周波数ｆ₁，第２周波数ｆ₂，・・・，第Ｍ周波数ｆ_Mの信号ｆｒｑ₁，ｆｒｑ₂，・・・，ｆｒｑ_Mを順次出力できるように構成される。
プリセット値は、第１周波数ｆ₁の信号個数ｑ₁，第２周波数ｆ₂の信号個数ｑ₂，・・・，第Ｍ周波数ｆ_Mの信号個数ｑ_Mの合計値、
ｔｏｔ＝ｑ₁＋ｑ₂＋・・・＋ｑ_M
である。

計数回路３２は、周期信号を受信してその個数を計数し当該計数値がプリセット値に達したときに計数終了信号を出力する。
設定回路３３は、計数装置に計数コントローラは設定回路３３は、計数回路３２に前記するプリセット値（ｔｏｔ）をセットする。
周波数コントローラ３６は、周期信号発生回路３１が出力する周期信号の周波数を制御するもので、周期信号発生回路３１に、第１周波数ｆ₁の信号ｆｒｑ₁をｑ₁個出力させ、第２周波数ｆ₂の信号ｆｒｑ₂をｑ₂個出力させ、・・・、第Ｍ周波数ｆ_Mの信号ｆｒｑ_Mをｑ_M個出力させる。
本発明のタイミング信号発生回路３では、では、計数回路にレジスタを設けておき、前記計数値がｑ₁，（ｑ₁＋ｑ₂），・・・，（ｑ₁＋ｑ₂＋・・・＋ｑ_M-1）に達したときに、周波数コントローラに所定信号（該当周波数信号の計数終了を示す信号）を出力することができる。
周期信号発生回路３１は、上述したように複数の周波数信号発生回路から構成することもできるし、図１０に示すように、単一の発振回路から構成することもできる。図１０では、周期信号発生回路３１は発振回路３１１と、選択スイッチ（マルチプレクサ）３１２とから構成されている。

図９および図１０のタイミング発生回路３では、少ない計数回数で、大きい数値の計数を行うことができ、これにより所定のタイミング（数値ｔｏｔで表される）を発生できる。
図１１（Ａ）では、高い周波数ｆ_H（周期Ｔ_H）で「２７」数える通常の計数を示している。図１１（Ｂ），（Ｃ）は、１つの計数回路により異なる周波数の信号を計数する場合の波形図である。
図１１（Ｂ）に示すように、低い周波数ｆ_L＝ｆ_H／１０（周期Ｔ_L＝１０・Ｔ_H）の信号を「２」数え、次に高い周波数ｆ_Hの信号を「７」数えることは、高い周波数ｆ_Hの信号を「２７」数えること（図１１（Ａ））と同じである。図１１（Ｃ）に示すように、低い周波数ｆ_L＝ｆ_H／１０（周期Ｔ_L＝１０・Ｔ_H）の信号を「１」数え、次に高い周波数ｆ_Hの信号を「１７」数えることも、高い周波数ｆ_Hの信号を「２７」数えることと同じである。

図１２（Ａ），（Ｂ）は、２つの計数回路により異なる周波数の信号を計数する場合の波形図である。図１２（Ａ）に示すように、低い周波数ｆ_L＝ｆ_H／１０（周期Ｔ_L＝１０・Ｔ_H）の信号を「２」数え、次に高い周波数ｆ_Hの信号を「７」数えることは、高い周波数ｆ_Hの信号を「２７」数えること（図１１（Ａ）参照）と同じである。図１２（Ｂ）に示すように、低い周波数ｆ_L＝ｆ_H／１０（周期Ｔ_L＝１０・Ｔ_H）の信号を「１」数え、次に高い周波数ｆ_Hの信号を「１７」数えることも、高い周波数ｆ_Hの信号を「２７」数えることと同じである。

ＣＭＯＳプロセスにより作製された回路では、消費電力は立ち上りや立ち下りの出現回数に依存する。したがって、周期信号の立ち上りや立ち下りの回数を低減できる本実施形態では、ＣＭＯＳプロセスによる作製に好適である。ＴＴＬの製造プロセスにより作製された回路では、消費電力はオン期間の長さに依存するので、当該回路の場合には図１３に示すように、低い周波数におけるオン時間の時比率を短くすることで、消費電力を低減できる。

計数回路３２のレジスタにセットする値は、ｑ₁，（ｑ₁＋ｑ₂），・・・，（ｑ₁＋ｑ₂＋・・・＋ｑ_M-1）であってもよい。この場合、次の周波数に変更するための処理に時間がかかり、誤差が生じることがある。この誤差が問題となるときは、これらから所定数を減算（たとえば、それぞれ「１」を減算）した値をレジスタにセットしておいてもよい。具体的には、レジスタにセットする値を、（ｑ₁−１），（ｑ₁＋ｑ₂−１），・・・，（ｑ₁＋ｑ₂＋・・・＋ｑ_M-1−１）として、これらを計数した後に、次の周波数に移行する処理を行うことができる。

また、周波数コントローラや周期信号発生回路に、周波数ｆ₁，ｆ₂，・・・，ｆ_M-1ごとの信号個数ｑ₁，ｑ₂，・・・，ｑ_M-1を計数する機能を備えておいてもよい。この場合にも、周波数コントローラや周期信号発生回路は、ｑ₁，（ｑ₁＋ｑ₂），・・・，（ｑ₁＋ｑ₂＋・・・＋ｑ_M-1）を計数したときに、周期信号発生回路から次の周波数の信号が出力されるようにしてもよいし、（ｑ₁−１），（ｑ₁＋ｑ₂−１），・・・，（ｑ₁＋ｑ₂＋・・・＋ｑ_M-1−１）を計数した後に、次の周波数に移行する処理を行うことができる。

図１４におけるタイミング信号発生回路は、周期信号発生回路３１と、計数回路３２と、設定回路３３と、周波数コントローラ３６とを備えている。周期信号発生回路３１は周波数コントローラ３６からの制御信号に応じて、所定の周波数（ｆ₁，ｆ₂，ｆ₃）の信号ｆｒｑ₁，ｆｒｑ₂，ｆｒｑ₃の何れかを出力する。周期信号発生回路３１は、図９や図１０において説明した周期信号発生回路１１と実質上同じである。

計数回路３２はレジスタｒｇを備えている。本実施形態では、設定回路３３は１０進数で「５３２」の値を取得しており、この値を計数回路３２の図示しないレジスタにセットするとともに、レジスタｒｇに「５」、「８」（＝５＋３）および「１０」（＝５＋３＋７）をセットしてある。
周波数コントローラ３６は、ｏｎ信号を周期信号発生回路３１に出力し、周期信号発生回路３１は周波数ｆ₁の信号を出力する。計数回路３２は、計数値が「５」に達したときに、周波数コントローラ３６に、周波数ｆ₁の信号の計数が終了したことを意味する信号を出力する。

つぎに、周波数コントローラ３６は、最初は周期信号発生回路３１から周波数ｆ₂の信号を出力させる。計数回路３２は、計数値が「８」に達したときに、周波数コントローラ３６に、周波数ｆ₂の信号の計数が終了したことを意味する信号を出力する。
この後、周波数コントローラ３６は、最初は周期信号発生回路３１から周波数ｆ₃の信号を出力させる。計数回路３２は、計数値が「１０」（＝５＋３＋２）に達したときに、計数終了信号（タイミング信号ＴＳ）を出力する。

図１５におけるタイミング発生回路３は、図１４のタイミング発生回路３におけると同様、周期信号発生回路３１と、計数回路３２と、設定回路３３と、周波数コントローラ３６とを備えている。
設定回路３３は、１０進数で「４５６２」の値を取得しており、計数回路３２のレジスタｒｇ₀にはこの値がセットされている。周期信号発生回路３１は、周波数ｆ₁の信号を生成するレジスタｒｇ₁を備えた周波数信号発生回路３１１１と、周波数ｆ₂の信号を生成するレジスタｒｇ₂を備えた周波数信号発生回路３１１２と、周波数ｆ₃の信号を生成するレジスタｒｇ₃を備えた周波数信号発生回路３１１３と、周波数ｆ₄の信号を生成する周波数信号発生回路３１１４とからなる。本実施形態では、周波数コントローラ３６は前記「４５６２」の上位３桁「４５６」を取得しており、ｒｇ₁，ｒｇ₂，ｒｇ₃には、「４」，「５」，「６」がセットされている。

周波数コントローラ３６はｏｎ信号を周波数信号発生回路３１１１に出力し、周波数信号発生回路３１１１は計数回路３２にレジスタｒｇ₁にセットされた値（４）の個数だけ周波数ｆ₁の信号を出力する。周波数信号発生回路３１１１は、４個目の信号の出力後、ｏｎ信号を周波数信号発生回路３１１２に出力し、周波数信号発生回路３１２は計数回路３２にレジスタｒｇ₂にセットされた値（５）の個数だけ周波数ｆ₂の信号を出力する。周波数信号発生回路３１２は、５個目の信号の出力後、ｏｎ信号を周波数信号発生回路３１３に出力し、周波数信号発生回路３１３は計数回路２２にレジスタｒｇ₃にセットされた値（６）の個数だけ周波数ｆ₃の信号を出力する。周波数信号発生回路３１３は、６個目の信号の出力後、ｏｎ信号を周波数信号発生回路３１４に出力し、周波数信号発生回路３１４は計数回路３２に周波数ｆ₄の信号を出力する。計数回路３２は、周波数ｆ₄の信号を、計数値が１７になるまで計数する。

図１６は、図１０のタイミング発生回路３に位相シフト回路３７を設けた例を示す図である。図１６では、位相シフト回路３７はＰ１の位置（選択スイッチ３１２の後段）に設けたが、Ｐ２の位置（選択スイッチ３１２の前段）やＰ３の位置（計数回路３２の後段）に設けることもできる。シフト幅は、通常は、周期信号発生回路が発生する周波数のうち最大の周波数の信号の１周期よりも小さい幅である。位相シフトコントローラ３８は、位相シフト回路３７がどの位相で信号を出力するかを選択することができる。位相シフト回路３７は、図８に示した位相シフト回路２７と同じものを例示することができる。

本発明の図１，図４，図６，図７，図９，図１０，図１４，図１５，図１６に示したタイミング発生回路の複数ユニットを複数直列に接続してタイミングを発生させることができる。この場合、後段のユニットの周期信号発生回路の最小周波数が、前段のユニットの周期信号発生回路の最大周波数よりも大きくする。

本発明のタイミング発生回路の第１実施形態を示す説明図である。 図１のタイミング発生回路の動作の例を示すタイミング図である。 図１のタイミング発生回路の動作の他の例を示すタイミング図である。 本発明のタイミング発生回路の第２実施形態を示す説明図である。 図４で使用される周期信号発生回路の具体例を示す図であり、（Ａ）は発振回路の一部を示しており抵抗に直列にバイポーラトランジスタが接続されている例を示す図、（Ｂ）は周期信号発生回路がトランジスタとこのトランジスタの主電流経路に設けられた抵抗との直列接続回路の組を並列接続して構成した例を示す図である。 図４のタイミング発生回路において、記憶装置群の前段に位相シフト回路群を設けた第１実施形態の変形例を示す図である。 図４のタイミング発生回路において、記憶装置群の後段に位相シフト回路群を設けた第２実施形態の変形例を示している。 位相シフト回路の一例を示す図である。 本発明のタイミング発生回路の第３実施形態を示す説明図である。 周期信号発生回路を単一の発振回路から構成した例を示す図である。 （Ａ）は高い周波数で「２７」数える通常の計数を示す波形図、（Ｂ），（Ｃ）は１つの計数回路により異なる周波数の信号を計数する場合の波形図である。 （Ａ），（Ｂ）は、２つの計数回路により異なる周波数の信号を計数する場合の波形図である。 低い周波数の信号のオン時間の時比率を短くすることで、消費電力を低減する場合の説明図である。 本発明のタイミング発生回路の第３実施形態の他の例を示す説明図である。 本発明のタイミング発生回路の第３実施形態のさらに他の例を示す説明図である。 図１０のタイミング発生回路に位相シフト回路を設けた例を示す図である。 従来技術の説明図であり、（Ａ）はＲＣ積分回路示す図、（Ｂ）はキャパシタを予め充電している場合の動作を示す波形図、（Ｃ）は（Ｂ）の波形の部分拡大図である。 （Ａ）はビット数を補間拡張することにより周波数を擬似的に高くする回路を示す図、（Ｂ）は（Ａ）の回路の動作説明図である。

符号の説明

１ タイミング発生回路
１１ 周期信号発生回路
１１１ 第１周波数信号発生回路
１１２ 第２周波数信号発生回路
１１３ 第３周波数信号発生回路
１１４ 第４周波数信号発生回路
１２ 計数回路群
１２１ 第１計数回路
１２２ 第２計数回路
１２３ 第３計数回路
１２４ 第４計数回路
１３ 設定回路
１４ 信号選択回路
１５ 信号選択コントローラ
１６ 周波数コントローラ
２ タイミング発生回路
２１ 周期信号発生回路
２１１ 発振回路
２１２ 選択スイッチ（マルチプレクサ）
２２ 記憶装置群
２２１ 第１計数回路
２２２ 第２計数回路
２２３ 第３計数回路
２２４ 第４計数回路
２６ 周波数コントローラ
２７ 位相シフト回路群
２７１ 第１位相シフト回路
２７２ 第２位相シフト回路
２７３ 第３位相シフト回路
２７４ 第４位相シフト回路
２８ 位相シフトコントローラ
３ タイミング発生回路
３１ 周期信号発生回路
３１１１，３１１２，３１１３，３１１４ 周波数信号発生回路
３１１ 発振回路
３１２ 選択スイッチ（マルチプレクサ）
３２ 計数回路
３３ 設定回路
３５ 周波数コントローラ
３６ 周波数コントローラ
３７ 位相シフト回路
３８ 位相シフトコントローラ
ｆｒｑ₁，ｆｒｑ₂，ｆｒｑ₃，ｆｒｑ₄ 周波数
ｆ₁，ｆ₂，ｆ₃，ｆ₄，・・・，ｆ_M 周波数
ｒｇ₂，ｒｇ₁，ｒｇ₃ レジスタ
ｒ_eq 可変抵抗
ｑ₁，ｑ₂，・・・，ｑ_M-1 信号個数
ＦＲＱ₁ 第１周期信号
ＦＲＱ₂ 第２周期信号
ＦＲＱ₃ 第３周期信号
ＦＲＱ₄ 第４周期信号
Ｉ_B 制御電流はベース電流
ＴＳ タイミング信号
Ｎ₁，Ｎ₂，Ｎ₃，Ｎ₄ タイミングの値
Ｒ₁ 抵抗
Ｔｒ バイポーラトランジスタ

Claims (17)

1. 処理対象信号についての所定タイミングを発生する回路であって、
   （Ａ）第１周期信号、
   第１周期信号よりも周波数が高い第２周期信号、
   ・・・、
   第（Ｍ−１）周期信号（Ｍは２以上の整数）よりも周波数が高い第Ｍ周期信号、
   をそれぞれ出力する周期信号発生回路と、
   （Ｂ）第１周期信号を計数する第１計数回路、
   第２周期信号を計数する第２計数回路、
   ・・・
   第Ｍ周期信号を計数する第Ｍ計数回路、
   からなる計数回路群と、
   （Ｃ）前記所定タイミングの値を時間軸で配分して、
   前記所定タイミングの時間軸で配分した値を、第１周期信号の周期個数Ｎ₁、第２周期信号の周期個数Ｎ₂、・・・、第Ｍ周期信号の周期個数Ｎ_Mで表し、
   第１周期信号の周期個数Ｎ₁を前記第１計数回路に、
   第２周期信号の周期個数Ｎ₂を前記第２計数回路に、
   ・・・
   第Ｍ周期信号の周期個数Ｎ_Mを前記第Ｍ計数回路に、
   セットする設定装置と、
   （Ｄ）第１計数回路〜第Ｍ計数回路による計数が全て終了したときに、当該終了信号に基づきタイミングを発生するタイミング信号発生回路と、
   を備えたことを特徴とするタイミング発生回路。
2. 前記タイミング信号発生回路が信号選択回路からなることを特徴とする請求項１に記載のタイミング発生回路。
3. 前記処理対象信号が、パルス幅変調されたパルス信号または電圧制御発振器の出力パルス信号であることを特徴とする請求項１または請求項２に記載のタイミング発生回路。
4. 前記周期信号発生回路が、第１周波数信号発生回路〜第Ｍ周波数信号発生回路からなることを特徴とする請求項１から請求項３の何れかに記載のタイミング発生回路。
5. 計数開始時に第１周波数信号発生回路〜第Ｍ周波数信号発生回路の何れか１つのみをアクティブとし、アクティブとなっている周波数信号発生回路から出力される周期信号の計数を所定の計数回路が終えたときに、まだアクティブとなっていない周波数信号発生回路をアクティブにし、順次、アクティブにされた周波数信号発生回路から出力される周期信号の計数を所定の計数回路が終えたときに、まだアクティブとなっていない周波数信号発生回路をアクティブにする周波数コントローラと、
   最後にアクティブとなった周波数信号発生回路に対応する計数回路が計数の終了時に出力する計数終了信号を選択し、当該信号をタイミング信号として出力する信号選択回路と、
   前記計数終了信号を前記信号選択回路に選択させる信号選択コントローラと、
   を備えたことを特徴とする請求項４に記載のタイミング発生回路。
6. 前記周期信号発生回路が、可変周波数発振回路からなり、第１周期信号〜第Ｍ周期信号を出力することを特徴とする請求項１から請求項３の何れかに記載のタイミング発生回路。
7. 請求項１から請求項６の何れかに記載のタイミング発生回路のユニットを複数直列に接続したタイミング発生回路であって、
   後段のユニットの周期信号発生回路の最小周波数が、前段のユニットの周期信号発生回路の最大周波数よりも大きいことを特徴とするタイミング発生回路。
8. 前記計数回路の前段または後段に設けた、前記周期信号発生回路が発生する周波数のうち最大の周波数の信号の１周期よりも小さい幅で所定量位相をシフトする位相シフト回路と、
   前記位相シフト回路がどの位相で信号を出力するかを選択する位相シフトコントローラを備えたことを特徴とする請求項１から請求項７の何れかに記載のタイミング発生回路。
9. 前記第１計数回路の前段または後段に設けた前記第１周期信号の１周期よりも小さく、他の周期信号の周期よりも大きい幅で所定量位相をシフトする第１位相シフト回路、
   前記第２計数回路の前段または後段に設けた前記第２周期信号の１周期よりも小さく、他の周期信号の周期よりも大きい幅で所定量位相をシフトする第２位相シフト回路、
   ・・・
   前記第Ｍ計数回路の前段または後段に設けた前記第Ｍ周期信号の１周期よりも小さく、他の周期信号の周期よりも大きい幅で所定量位相をシフトする第Ｍ位相シフト回路、
   からなる位相シフト回路群と、
   前記位相シフト回路がどの位相で信号を出力するかを選択する位相シフトコントローラと、
   を備えたことを特徴とする請求項１から請求項７の何れかに記載のタイミング発生回路。
10. 前記タイミング信号発生回路の後段に設けた、前記周期信号発生回路が発生する周波数のうち最大の周波数の信号の１周期よりも小さい幅で所定量位相をシフトする位相シフト回路と、
    前記位相シフト回路がどの位相で信号を出力するかを選択する位相シフトコントローラを備えたことを特徴とする請求項１から請求項７の何れかに記載のタイミング発生回路。
11. 周波数が変化する周期信号を発生する周期信号発生回路と、
    前記周期信号発生回路が出力する周期信号の周波数を制御する周波数コントローラと、
    前記周期信号発生回路からの周期信号を受信してその個数を計数し当該計数値がプリセット値に達したときに計数終了信号を出力する計数回路と、
    を備え、
    周期信号発生回路は第１周波数ｆ₁，第２周波数ｆ₂，・・・，第Ｍ周波数ｆ_Mの信号を順次出力できるように構成され、
    プリセット値は、第１周波数ｆ₁の信号個数ｑ₁，第２周波数ｆ₂の信号個数ｑ₂，・・・，第Ｍ周波数ｆ_Mの信号個数ｑ_Mの合計値、
    ｔｏｔ＝ｑ₁＋ｑ₂＋・・・＋ｑ_M
    であり、
    前記周波数コントローラは、
    前記周期信号発生回路に、第１周波数の信号をｑ₁個出力させ、第２周波数の信号をｑ₂個出力させ、・・・、第Ｍ周波数の信号をｑ_M個出力させる、
    ことを特徴とするタイミング発生回路。
12. 前記処理対象信号が、パルス幅変調されたパルス信号または電圧制御発振器の出力パルス信号であることを特徴とする請求項１１に記載のタイミング発生回路。
13. 前記計数回路は、前記計数値がｑ₁，（ｑ₁＋ｑ₂），・・・，（ｑ₁＋ｑ₂＋・・・＋ｑ_M-1）に達したときに、周波数コントローラに所定信号を出力することを特徴とする請求項１１または１２に記載のタイミング発生回路。
14. 前記周期信号発生回路が、第１周波数信号発生回路〜第Ｍ周波数信号発生回路と、選択スイッチとからなり、第１周波数信号発生回路〜第Ｍ周波数信号発生回路の何れかのからの信号を前記選択スイッチにより前記計数回路に送出することを特徴とする請求項１１から請求項１３の何れかに記載のタイミング発生回路。
15. 前記周期信号発生回路が、可変周波数発振回路からなり、第１周期信号〜第Ｍ周期信号を出力することを特徴とする請求項１２または請求項１３に記載のタイミング発生回路。
16. 請求項１１から１５の何れかに記載のタイミング発生回路のユニットを複数直列に接続したタイミング発生回路であって、
    後段のユニットの周期信号発生回路の最小周波数が、前段のユニットの周期信号発生回路の最大周波数よりも大きいことを特徴とするタイミング発生回路。
17. 前記計数回路の前段または後段に設けた、前記周期信号発生回路が発生する周波数のうち最大の周波数の信号の１周期よりも小さい幅で所定量位相をシフトする位相シフト回路と、
    前記位相シフト回路がどの位相で信号を出力するかを選択する位相シフトコントローラを備えたことを特徴とする請求項１１から請求項１６の何れかに記載のタイミング発生回路。

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