JPH0341813A

JPH0341813A - タイミング信号発生回路

Info

Publication number: JPH0341813A
Application number: JP17563389A
Authority: JP
Inventors: Takiichi Takeuchi; 竹内　瀧一
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1989-07-10
Filing date: 1989-07-10
Publication date: 1991-02-22
Anticipated expiration: 2011-08-28
Also published as: JP2529401B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はタイミング信号発生回路に係り、特に素子遅延
時間及びそのバラツキに影響されることなく、タイミン
グ信号のパルス幅を充分確保するのに好適なタイミング
信号発生回路に関する。

〔従来の技術〕

一般に一種類の基本クロックを分周して、各種制御用の
タイミング信号を生成するために、タイミング信号発生
回路が各種装置に使用されている。

タイミング信号発生回路としては、数種類のものが一般
に衆知されているが、その中でも最も広く知られている
例を第８図に示す、第８図は、フリップフロップ回路（
以下、ＦＦ回路と称する）５１゜５２、５３の３段階で
構成され、クロック信号ＣＬＫを１６分周する例を示す
、尚、本明細書に添付する図面に示す信号ＩＲは、回路
動作前にＦＦ回路を初期化（リセット）する信号で、回
路動作開始前は“１”で開始後は“Ｏ”となるものとす
る。

第８図に示すタイミング信号発生回路の動作について、
第９図に示す動作タイムチャートに従って説明する。第
９図に示すように、信号ＩＲが“０”となった後、クロ
ック信号ＣＬＫが図示する様に入力されたとする。この
クロック信号ＣＬＫは、′インバータ回路５４を通り、
ＦＦ回路５１のＴ入力に入力される。このとき、ＦＦ回
路５１の“Ｏ”出力がＦＦ回路５１のＤ入力されるため
、ＦＦ回路５１の“１”出力からの出力信号Ｃ５１はク
ロック信号ＣＬＫの立下りエツジでｔｚ　１　＋を状態
に反転する。

またこの出力信号Ｃ５１は、クロック信号ＣＬＫの次の
立下りエツジで“Ｏ”に反転する。以降、ＦＦ回路５１
はクロック信号ＣＬＫの立下りエツジで反転をくり返し
、出力信号Ｃ５１はクロック信号ＣＬＫの１７２周期に
分周される。一方、ＦＦ回路５１の“Ｏ”出力はＦＦ回
路５２のＴ入力に入力され、ＦＦ回路５２の゛１０″出
力はＦＦ回路５２のＤ入力に入力されているため、ＦＦ
回路５２は出力信号Ｃ５１信号の立下りエツジで反転を
くり返し、ＦＦ回路５２の出力信号Ｃ５２はクロック信
号ＣＬＫの１７４に分周されたことになる。ＦＦ回路５
３も同様に出力信号Ｃ５２の立下りエツジで反転をくり
返し、ＦＦ回路５３の出力信号Ｃ５３はクロック信号Ｃ
ＬＫの１ｙ８周期に分周されたことになる。

そこで、第８図には示されてないが、第９図のタイミン
グ信号の例えば“２”を使用するとした場合、信号ＣＬ
Ｋ、Ｃ５１，Ｃ５２，Ｃ５３がそれぞれ０．１，０．０
条件でデコードすれば良い。また。

タイミング信号の′５″を取出す場合は、それぞれ１，
０，１．０条件でデコードすれば良く、全部で１６条件
ができる。すなわち、本例によればクロック信号ＣＬＫ
により１６種のタイミング信号を生成することができ、
汎用ＴＴＬＩＣのデコーダを接続すれば、全てのタイミ
ング信号を取出すことができる。しかしこの種のタイミ
ング信号発生回路は素子の遅延時間が考慮されていない
。

また本発明に関連するものとして、半導体メーカー各社
発行のＴＴＬデータブック記載の汎用ＴＴＬＩＣの同期
式カウンタのブロックダイヤグラム及び特開昭６１−２
６０７１１号公報に開示された発明が存在する。同期式
カウンタは、カウンタ出力を同時に変化させ（ＦＦ回路
のＴ入力を全て同一クロックにする）、前記素子の遅延
時間による出力カウントスパイクを防止しようとするも
ので、また特開昭６１−２６０７１１号は、シフトレジ
スターの応用により他の入力信号（同明細書による読出
（データ信号）と同期化を行う時にも、タイミング信号
のパルス幅を確保する発明を開示する。

〔発明が解決しようとする課題〕

第８図に示す従来のタイミング信号発生回路は前述の如
く素子の遅延時間については配慮されておらず、第１０
図に示すタイムチャートを用いて問題点の一例を説明す
る。

第１０図は、第９図に示すタイミング信号“７”“８”
９”が出力される部分を拡大したものである。従来技術
において説明した様に、出力信号Ｃ５１はクロック信号
ＣＬＫの立下りで反転し、出力信号Ｃ５２は出力信号Ｃ
５１の立下り、出力信号Ｃ５３は出力信号Ｃ５２の立下
りでそれぞれ反転する。

そこでクロック信号ＣＬＫの立下りから出力信号Ｃ５１
の立下りまでの遅延時間をＴ１、同じく出力信号Ｃ５１
の立下りから出力信号Ｃ５２の立下りまでの遅延時間を
Ｔ２、出力信号Ｃ５２の立下りから出力信号Ｃ５３の立
下りまでの遅延時間をＴ３とする。

この様な遅延時間”ｒ、、　”２ｙ　Ｔｓが存在すると
、第１０図に示す様に、遅延時間Ｔ１の期間においては
タイミング信号゛６”が形成され、遅延時間Ｔ２の期間
においてはタイミング信号“４″が形成され、遅延時間
Ｔ３の期間においてはタイミング信号“０”が形成され
ることになる。そして。

本来のタイミング信号“８”はこれらの後に形成される
。すなわち本来のタイミング信号“８ｎが発生する部分
で“６”　ｕ４ｊｔ　　＃Ｑ”のタイミング信号が不必
要に発生する。この様な現象は、タイミング信号の偶数
部分で全て起きてしまう６そこで、この様な出力カウン
トスパイクを極力減少させたのが同期式カウンタ（汎用
ＴＴＬＩＣ）である。この同期式カウンタにおいてもＦ
Ｆ回路群のＴ入力を共通化してカウントスパイクを防止
している。このＦＦ回路群のそれぞれのＦＦ回路の素子
遅延時間のバラツキは必ず存在するため、第８図に示す
タイミング信号発生回路の例よりははるかに少量ではあ
るが、出力カウントスパイクが発生する。

従って、第８図に示すタイミング信号発生回路や同期式
カウンタを使用してタイミング信号を取出す際は、出力
カウントスパイクが発生する時間分だけタイミング信号
を一切出さない様にするストローブ信号が必要であった
６また、上記出力カウントスパイクが発生する間、タイミ
ング信号は取出せないため、実際のタイミング信号のパ
ルス幅が減少するという問題点があった。ストローブ信
号により減少する量は、第８図に示す例で数十ナノ秒（
Ｔｌ＋Ｔ２＋Ｔ３＋α）位であり、同期式カウンタの場
合で数ナノ秒（Ｔ１＋α）位である。このパルス幅減少
は、クロックＣＬＫの周波数が低いときにはパルス幅を
確保でき問題は生じない。しかし、近年急速に回路等の
高速化が進んでおり、それにともなってクロックの周波
数も非常に高くなっている。そのため、タイミング信号
パルス幅が減少した場合、他の制御回路においてＦＦ回
路がセットできなくなる等の重要な問題の一つとなって
いる。

また、前記した様に特開昭６１−２６０７１１号におい
ては、他人力信号（読出しデータ）にクロック（タイミ
ング信号）を周期化させる時に発生するパルス幅減少を
防止するのが主目的で、回路構成はシフトレジスターを
応用している。そのため第９図の例の様な１６種のタイ
ミング信号を生成するためには１６個のＦＦ回路が必要
で、タイミング信号の種類が多くなると回路が増大し、
生産コストも増大してしまうという問題点もあった。

本発明の目的は、簡単かつ安価な方法により。

前記出力カウントスパイクによるタイミング信号のパル
ス幅減少を防止することのできるタイミング信号発生回
路を提供することにある。本発明の他の目的は上記タイ
ミング信号発生回路の素子不良等の誤動作を検出する回
路を提供することにある。

〔課題を解決するための手段〕

本発明のタイミング信号発生回路は、基本クロックを分
周する複数段のフリップフロップ間開から構成され、上
記複数段のフリップフロップ回路から出力される複数の
信号をデコードしてタイミング信号を形成するタイミン
グ信号発生回路に適用されるものであり、上記複数段の
フリップフロップ回路の反転タイミングが、全て一致す
ることのないように、フリップフロップ回路を反転させ
る反転タイミング発生手段を備えたことを特徴としてい
る。

〔作　用〕

本発明によれば、フリップフロップ回路の反転タイミン
グが全てにおいて一致することがなくなるため、各フリ
ップフロップ回路の出力信号信号の立上り／立下りが、
同時に行われることがなくなる。それによって、素子遅
延時間の増大及びそのバラツキを意識すること無く、高
周波数クロックを用いる場合でもタイミング信号のパル
ス幅が確保できる。

〔実施例〕

以下添付の図面に示す実施例により、更に詳細に本発明
について説明する。尚、以下の実施例では基本クロック
を従来技術の説明と同様１６種のタイミング信号組合せ
に分周するタイミング信号発生回路を例に説明する。

第１図は本発明の一実施例を示すタイミング信号発生回
路の回路図であり、図示するようにＦＦ回路１１．１２
．１３．１４、排他オア回路１５．１６．１７、アンド
回路１８．１９より構成されている。ここでクロック信
号ＣＬＫ信号と反転クロック信号ＣＬＫは第２図に示す
ように波形が互に逆位相のタイミングの基本クロックで
あり、信号ＩＲは、従来技術の場合と同様に、各ＦＦ回
路１１．１２．１３．１４を初期化（リセット）する信
号である。

ＦＦ回路１１のＤ入力は、ＦＦ回路ｌｌの１（０＃出力
と接続されており、クロック信号ＣＬＫの立上リエッジ
で常に反転する。ＦＦ回路１２の“１”出力は排他オア
回路１５を通り、ＦＦ回路１２のＤ入力に接続され、排
他オア回路１５の他方の入力はＦＦ回路１１の“１”出
力に接続されているので、ＦＦ回路１１が″１″状態の
ときの反転クロック信号ＣＬＫの立上りエツジで反転す
る。ＦＦ回路Ｉ３の１１１　ｔｊ出力は排他オア回路１
６を通り、ＦＦ回路１３のＤ入力に接続され、排他オア
回路１６のもう一方の入力端子はアンド回路１８の出力
に接続されているので、アンド回路１８の出力が“１”
の時の反転クロック信号ＣＬＫの立上りエツジで反転す
る。

すなわちＦＦ回路、１１が′Ｏ”状態で、ＦＦ回路１２
が“１″状態のときの反転のクロック信号ＣＬＫの立上
りエツジで反転する。

ＦＦ回１＠１４の“１”出力は排他オア回路１７を介し
てＦＦ回路１４のＤ入力に接続され、排他オア回路１７
の一方の入力はアンド回路１９の出力に接続されている
ので、アンド回路１９の出力が“１”の時、すなわちＦ
Ｆ回路１１が“Ｏ”でＦＦ回路１２が“０”状態のとき
の反転クロック信号ＣＬＫ立上りエツジで反転する。

以上の様に構成されている第１図に示すタイミング信号
発生回路の動作を、第２図のタイムチャートを用いて詳
細に説明する。信号ＩＲが“１”の時は前述の如＜ＦＦ
回路１１．１２．１３．１４は初期値、すなわち全て“
Ｏｔｌ状態になっている。次に、クロック信号ＣＬＫの
最初の立上りエツジでＦＦ回路１１が“１″に反転し、
出力信号Ｃ１ｌは１″になる。次に、反転クロック信号
ＣＬＫの立上りエツジ（ＣＬ、にの立下りタイミング）
でＦＦ回路１１がＬ′、１”のため、排他オア回路１５
によりＦＦ回路１２は“１”に反転して出力信号Ｃ１２
を１１１　＃ｊにする。クロック信号ＣＬＫの２番目の
立上りエツジで、ＦＦ回路１１はＪ　Ｏｎに反転し、出
力信号Ｃ１ｌは“Ｏ”となる。以降、ＦＦ回路１１はク
ロック信号ＣＬＫ立上りエツジで反転をくり返し、出力
信号Ｃ１ｌも同様に反転をくり返す。一方、反転クロッ
ク信号ＣＬＫの２番目の立上りエツジでは、ＦＦ回路１
１は“Ｏ″（すなわちＦＦ回路１１のＯ出力は“１”）
で、ＦＦ回路１２は１′１”状態（１出力が“１”）の
ため、アンド回路１８の出力は“１”となっており、排
他オア回路１６によりＦＦ回路１３が“ｌ”状態に反転
し、出力信号Ｃ１３を“１”にする。また反転出力信号
ＣＬＫの６番目の立上り時においても、ＦＦ回路１１が
“Ｏ”でＦＦ回路１２が“１”のため、排他オア回路１
６によりＦＦ回路１３は“Ｏ”に反転する０以上の様に
、ＦＦ回路１３はＦＦ回路１１が“Ｏ”ＦＦ回路１２が
“１”の時の反転クロック信号ＣＬＫの立上りエツジで
反転をくり返す、ＦＦ回路１４は反転クロック信号ＣＬ
Ｋの４番目の立上りと８番目の立上り時、すなわちＦＦ
回路１１が“０”でかつＦＦ回路１２が“０”の時の反
転クロック信号ＣＬＫの立上りエツジで反転をくり返す
。

以上の様に、本実施例によればＦＦ回路１１は、クロッ
ク信号ＣＬＫの立上りで反転をくり返し、ＦＦ回路１２
はＦＦ回路１１のｕ１〃状態の中心タイミングで反転を
くり返し、ＦＦ回路１３はＦＦ回路１２の“Ｉ　１１状
態の中心タイミングで反転をくり返し、ＦＦ回路１４は
ＦＦ回路１３の“Ｏ”と“１”状態の中心タイミングで
反転をくり返す。言い換えれば、ＦＦ回路群の２段目以
降は前段のＦＦ回路の“１”状態の中心タイミングで反
転を行い、最終段は前段の１７４周期ずれたタイミング
で反転する。

以上に説明した第１の実施例によれば、第２図から明ら
かなように、タイミング信号を形成するもとになる複数
の出力信号Ｃ１ｌ、　Ｃ１２，Ｃｆ３゜Ｃ１４が同時に
変化することがない、従って、素子遅延時間及びそのバ
ラツキによる出力カウントスパイクを発生させることな
く、タイミング信号を形成することができる。

第３図は１本発明の第２の実施例を示す回路図で、第１
図と比較してみてわかる様に、ＦＦ回路１１ａ、　１２
ａ、　１３ａ、　１４ａ及び排他オア回路１６ａ、　１
７ａの構成・接続は全く同一で、アンド回路１８ａ、　
１９ａ及び排他オア回″ｉ＆１５ａの一方の入力条件だ
けが異なっている。第３図では、ＦＦ回路１１ａの“０
”出力信号が排他オア回路１５ａの一方の入力に接続さ
れている。また、アンド回路１８ａの入力条件はＦＦ回
路１２ａの８１０　＋１出力とＦＦ回路１１ａの゛′１
″出力で、アンド回路１９ａの入力条件はＦＦ回路］、
２ａの“１″出出力量とＦＦ回路１１ａの１１１１）出
力となっている。すなわち、ＦＦ回路１１ａはクロック
信号ＣＬＫの立上りで反転し、ＦＦ回路１２ａはＦＦ回
路１１ａがパ０”状態のときの反転クロック信号ＣＬＫ
立上りで反転し、ＦＦ回路１３ａはＦＦ回路１１ａが゛
′１パ状態でＦＦ回路１２ａが１１０７７状態のときの
反転クロック信号ＣＬＫの立上りで反転、ＦＦ回路１４
ａはＦＦ回路１１ａが“工”状態でＦＦ回路１２ａが′
″１″１″状態反転クロック信号ＣＬＫの立上りで反転
する様に構成されている。

第４図に示すタイムチャートを用いて第３図に示す第２
の実施例の動作を説明する。ＦＦ回路１１ａは、第１の
実施例と同様に、クロック信号ＣＬＫの立上りエツジに
おいて反転する。ＦＦ回路１２ａは、第４図に示すよう
に、反転クロック信号ＣＬＫの２番目と４番目の立上り
エツジのようなＦＦ回路１１ａの“０”の中心タイミン
グにおいて反転する。また、ＦＦ回路１３ａは反転クロ
ック信号ＣＬＫの５番目の立上りエツジのようなＦＦ回
路１２ａの１０”状態の中心タイミングにおいて反転す
る。一方、最終段のＦＦ回路１４ａは、ＦＦ回路１３ａ
より１／４周期ずれたタイミング、例えば反転クロック
信号ＣＬＫの３番目と７番目の立上りエツジのタイミン
グにおいて反転をくり返す。

以上の様に、この発明の第２の実施例によれば、ＦＦ回
路群の２番目以降は前段のＦＦ回路の“０″状態の中心
タイミングで反転をくり返し、最終段は前段のＦＦ回路
よりも１７４周期ずれたタイミングで反転をくり返す。

尚、図示してないが、前記したように２段目以降のＦＦ
回路は、前段のＦＦ回路が全てｔｉ　Ｏｎまたは全て“
１”□の状態で反転させられるのではなく、例えば２段
目は前段が“０′″　３段目は前段が１１１”、４段目
は前段が“ＯＩ？、・・・・で反転する等、ＩＩ　Ｏ”
及び“）″の組合せにおいて反転するように構成しても
良い。

以上の説明から明らかなように、本発明の第２の実施例
によれば、第１の実施例と同様に、複数の出力信号Ｃ１
１ａ、　Ｃｌ２ａ、　Ｃ１３ａ、　Ｃ１４ａが同時に変
化することがない、従って、素子遅延時間及びそのバラ
ツキによる出力カウントスパイクを発生させることなく
、タイミング信号を形成することができる。

第５図は本発明の第３の実施例を示すブロック図であり
、第↓図に示す第１の実施例が１６種のタイミング信号
の組合せに分周しているのに対し、これをさらに拡張し
て３２種のタイミング信号の組合せに分周する実施例を
示している。第１図に示す第１の実施例と異なるのは、
アンド回路４１と排他オア回路３８とＦＦ回路３４とが
最終段のＦＦ回路１４の前段に挿入されている点である
。すなわち、最終段のＦＦ回路１４の前段にＦＦ回路３
４を挿入することにより簡単に拡張することができる。

以上の説明から明らかな様に、第１図、第３図。

第５図に示す様な構成による実施例によれば、従来技術
の機能を全く低下させること無く、タイミング信号を形
成するための複数の出力信号を同時に変化させない様に
したことにより、素子遅延時間及びそのバラツキにより
発生する出力カウントスパイクを防止することができる
。従って、タイミング信号のパルス幅の確保に非常に効
果が有る３第６図は、第１図と第３図に示すタイミング
信号発生回路の誤動作（素子不良等の）を検出するタイ
ミング信号チエツク回路の一実施例を示す回路図であり
、図示するように排他オア回路６１．６２゜６３、６４
から構成されている。

第７図（ａ）、　（ｂ）は第６図に示すタイミング信号
チエツク回路の動作を示すタイムチャートであり。

第７図（ａ）、　（ｂ）を用いて第６図に示すタイミン
グ信号チエツク回路の動作を説明する。第７図（ａ）に
示すように、タイミング信号発生回路が正常に動作して
いれば出力信号ＣＩｌ〜Ｃ１４は排他オア回路６１．６
２．６３を通り、その出力である信号ＣＴはクロック信
号ＣＬＫと全く同一のタイミングの信号となる。従って
、排他オア回路６４の入力はそれぞれ一致しているため
、出力信号であるＥＲＲ信号は“０”となる。

これに対して、第７図（ｂ）に示すように、第１図のＦ
Ｆ回路１２の誤動作等により出力信号Ｃ１２が点線で示
すように変化せず、ｔｚ　１”を保持した場合（タイミ
ング信号“′６”の位置の様に出力信号Ｃ１２が点線の
如＜５ＩＯ”に反転するはずのものが、反転せず１″の
ままとなった場合）、タイミング信号の“６”の位置以
降信号ＣＴとクロック信号ＣＬＫは一致しなくなり、排
他オア回路６４の入力は一致せず、出力信号であるＥＲ
Ｒ信号は１ｎとなる。これによって、タイミング信号発
生回路の誤動作を検出できる。

尚、上記の動作説明では、第１図に示す第１の実施例の
タイミング信号発生回路に第６図に示すタイミング信号
チエツク回路を付設したものとしして説明したが言うま
でもなく第３図の実施例等に具備しても全く同様の効果
が有る。また、言うまでもなく第５図に示すタイミング
信号チエツク回路に付設するように、ビット数を増加す
ることも容易である。

〔発明の効果〕本発明によれば、複数のタイミング信号が同一タイミン
グで変化することがないので５素子遅延時間及びバラツ
キ等に起因して発生する出力カウントスパイクを防止す
ることができ、タイミング信号のパルス幅が減少するこ
とを防止できるので。

回路系の高速化に非常に効果が有る。また、タイミング
信号チエツク回路を具備することにより信頼性向上にも
効果が有る。また、回路構成が簡単であるため、安価に
構成できる効果もある。

【図面の簡単な説明】

第１図は本発明のタイミング信号発生回路の第１の実施
例を示す回路図、第２図は第１図に示す実施例の動作を
示すタイムチャート、第３図は本発明のタイミング信号
発生回路の第２の実施例を示す回路図、第１！＋は第３
図に示す実施例の動作を示すタイムチャート、第５図は
本発明のタイミング信号発生回路の第３の実施例を示す
回路図、第６図はタイミング信号チエツク回路の一実施
例を示す回路図、第７図（ａ）、　（ｂ）は第６図に示
すタイミング信号チエツク回路の動作を示すタイムチャ
ート、第８図は従来のタイミング発生回路の一例を示す
回路図、第９図、第１０図は第８図の動作を示すタイム
チャートである。ＩＬ　１２．１３．１４．　ｌｌａ、　１２ａ、　１３
ａ、　１４ａｔ　３４．５１゜５２、５３・・・ブリッ
プフロップ回路（ＦＦ回路）、１５゜１６、１７．１５
ａ、　１６ａ、　１７ａ、　３８．６１．６２．６３．
６１＝徘他オア回路、１８ｙ　ＩＬ　１８ａ、　１９ａ
、　４１．４：ｌ・・アンド回路、５４・・・インバー
タ回路、６０・・・タイミング信号チエツク回路。

Claims

【特許請求の範囲】１、基本クロックを分周する複数段のフリップフロップ
回路から構成され、上記複数段のフリップフロップ回路
から出力される複数の信号をデコードしてタイミング信
号を形成するタイミング信号発生回路において、上記複数段のフリップフロップ回路の反転タイミングが
、全て一致することのないように、フリップフロップ回
路を反転させる反転タイミング発生手段を備えたことを
特徴とするタイミング信号発生回路。２、上記反転タイミング発生手段は、前段のフリップフ
ロップ回路の反転周期の中心タイミングにおいて次段の
フリップフロップを反転させ、さらに最終段のフリップ
フロップをその前段のフリップフロップの動作周期から
１／４周期ずらしたタイミングで反転させるように構成
されたことを特徴とする請求項１記載のタイミング信号
発生回路。３、上記複数段のフリップフロップが誤動作したことを
検出する手段を備えたことを特徴とする請求項１記載の
タイミング信号発生回路。