JPH0483425A - パルス発生回路 - Google Patents
パルス発生回路Info
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- JPH0483425A JPH0483425A JP19877490A JP19877490A JPH0483425A JP H0483425 A JPH0483425 A JP H0483425A JP 19877490 A JP19877490 A JP 19877490A JP 19877490 A JP19877490 A JP 19877490A JP H0483425 A JPH0483425 A JP H0483425A
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- 238000010586 diagram Methods 0.000 description 10
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 238000012544 monitoring process Methods 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
パルス周期設定情報により、パルス周期を設定可能なパ
ルス発生回路に関し、 パルス周期設定情報か変化したときに、その変化を検出
して、直ちに新しいパルス周期設定情報で指定される周
期をもつパルスを発生することのできるパルス発生回路
を提供することを目的とし、入力するクロック信号を計
数して、パルス周期設定情報で指定されるタイミングで
パルスを発生する計数手段と、現在のパルス周期設定情
報を記憶する第１の記憶手段と、前回のパルス周期設定
情報を記憶する第２の記憶手段と、第１の記憶手段の内
容と第２の記憶手段の内容を比較する比較手段と、計数
手段のキャリイ出力および比較手段の出力から、計数手
段にパルス周期設定情報をロードするロード信号生成手
段を備え構成する。
ルス発生回路に関し、 パルス周期設定情報か変化したときに、その変化を検出
して、直ちに新しいパルス周期設定情報で指定される周
期をもつパルスを発生することのできるパルス発生回路
を提供することを目的とし、入力するクロック信号を計
数して、パルス周期設定情報で指定されるタイミングで
パルスを発生する計数手段と、現在のパルス周期設定情
報を記憶する第１の記憶手段と、前回のパルス周期設定
情報を記憶する第２の記憶手段と、第１の記憶手段の内
容と第２の記憶手段の内容を比較する比較手段と、計数
手段のキャリイ出力および比較手段の出力から、計数手
段にパルス周期設定情報をロードするロード信号生成手
段を備え構成する。
本発明は、パルス周期設定情報により、パルス周期を設
定可能なパルス発生回路に関する。
定可能なパルス発生回路に関する。
例えば、電子機器、通信機器において、中央に置かれて
いる監視制御装置から複数の被制御機器を監視制御する
とき、その監視周期の変更が必要となることかある。
いる監視制御装置から複数の被制御機器を監視制御する
とき、その監視周期の変更が必要となることかある。
このような周期の変更は、基準となるパルス発生回路の
パルス周期の変更により行っている。
パルス周期の変更により行っている。
かかるパルス発生回路は、パルス周期設定情報（以下設
定情報と称する）が変化した場合直ちに新しい設定情報
による周期のパルスを発生することが要求されている。
定情報と称する）が変化した場合直ちに新しい設定情報
による周期のパルスを発生することが要求されている。
第４図は従来例を説明する図を示す。
第４図に示す従来例のカウンタ１０ａは４ピツトのカウ
ンタを示している。
ンタを示している。
例えば、設定情報０．０．０．０を入力端子Ｄ４〜Ｄ１
に設定しておくと、カウンタ１０ａは「１６」カウント
して、キャリイＣＯを出力し、キャリイＣＯにより設定
情報０．０．０．０をロードしｒｌｆ３Ｊカウントを繰
り返す通常の１６進カウンタとして動作する。
に設定しておくと、カウンタ１０ａは「１６」カウント
して、キャリイＣＯを出力し、キャリイＣＯにより設定
情報０．０．０．０をロードしｒｌｆ３Ｊカウントを繰
り返す通常の１６進カウンタとして動作する。
また、設定データ０．０．１．１を入力端子Ｄ４〜ＤＩ
に設定しておくと、クロックか入力される毎にその状態
からに「１」ずつカウントアツプし、１．１．１．１ま
でをカウントしてキャリイＣＯを出力し、キャリイＣＯ
により、設定データ０、Ｏｌ】、１を入力端子Ｄ４〜Ｄ
Ｉにロードしカウントを再開する動作を繰り返す１２進
のカウンタとなる。
に設定しておくと、クロックか入力される毎にその状態
からに「１」ずつカウントアツプし、１．１．１．１ま
でをカウントしてキャリイＣＯを出力し、キャリイＣＯ
により、設定データ０、Ｏｌ】、１を入力端子Ｄ４〜Ｄ
Ｉにロードしカウントを再開する動作を繰り返す１２進
のカウンタとなる。
このように、設定情報を入力端子Ｄ４〜Ｄ１にロードす
ることにより、任意の数のカウンタを構成している。
ることにより、任意の数のカウンタを構成している。
上述の従来例においては、設定情報により指定される数
までカウントして、キャリイＣＯを出力し、そのキャリ
イＣＯで設定情報をロードしている。
までカウントして、キャリイＣＯを出力し、そのキャリ
イＣＯで設定情報をロードしている。
したかって、キャリイＣＯを出力した直後に設定情報が
変化しても、カウンタ１０ａか前に設定しである値まで
カウントしないとロードパルスを発生しないので、新し
い設定情報をロードすることができず、パルス周期が長
いほど、新しいパルス周期をロードするまでに時間がか
かり、新しい周期のパルスを発生することができない。
変化しても、カウンタ１０ａか前に設定しである値まで
カウントしないとロードパルスを発生しないので、新し
い設定情報をロードすることができず、パルス周期が長
いほど、新しいパルス周期をロードするまでに時間がか
かり、新しい周期のパルスを発生することができない。
本発明は、パルス周期設定情報か変化したときに、その
変化を検出して、直ちに新しいパルス周期設定情報で指
定される周期をもつパルスを発生することのできるパル
ス発生回路を提供することを目的とする。
変化を検出して、直ちに新しいパルス周期設定情報で指
定される周期をもつパルスを発生することのできるパル
ス発生回路を提供することを目的とする。
定されるタイミングでパルスを発生する計数手段であり
、２０は現在の設定情報を記憶する第１の記憶手段であ
り、３０は前回の設定情報を記憶する第２の記憶手段で
ある。
、２０は現在の設定情報を記憶する第１の記憶手段であ
り、３０は前回の設定情報を記憶する第２の記憶手段で
ある。
また、４０は第１の記憶手段２０の内容と、第２の記憶
手段３０の内容を比較する比較手段４０であり、５０は
計数手段１０の出力および比較手段４０の出力から、計
数手段ＩＯに設定情報をロードするロード信号生成手段
であり、比較手段４０により、第１の記憶手段２０の内
容と第２の記憶手段３０の内容を常時比較し、設定情報
が変化したときは、直ちに新しい設定情報にしたがった
周期のパルスを発生することにより本課題を解決するた
めの手段とする。
手段３０の内容を比較する比較手段４０であり、５０は
計数手段１０の出力および比較手段４０の出力から、計
数手段ＩＯに設定情報をロードするロード信号生成手段
であり、比較手段４０により、第１の記憶手段２０の内
容と第２の記憶手段３０の内容を常時比較し、設定情報
が変化したときは、直ちに新しい設定情報にしたがった
周期のパルスを発生することにより本課題を解決するた
めの手段とする。
第１図は本発明の詳細な説明するブロック図を示す。
第１図に示す本発明の原理ブロック図中の１０は、入力
するクロックを計数して、設定情報で指〔作 用〕 第１の記憶手段２０に現在の設定情報を記憶しておき、
第２の記憶手段３０に１クロツク前の設定情報を記憶し
ておく。
するクロックを計数して、設定情報で指〔作 用〕 第１の記憶手段２０に現在の設定情報を記憶しておき、
第２の記憶手段３０に１クロツク前の設定情報を記憶し
ておく。
比較手段４０により第１の記憶手段２０の内容と第２の
記憶手段３０の内容を比較し、設定情報の変化を検出し
たときは、ロード信号生成手段５０により、直ちに新し
い設定情報を計数手段１０にロードすることにより、新
しい周期のパルスを発生させることが可能となる。
記憶手段３０の内容を比較し、設定情報の変化を検出し
たときは、ロード信号生成手段５０により、直ちに新し
い設定情報を計数手段１０にロードすることにより、新
しい周期のパルスを発生させることが可能となる。
以下本発明の要旨を第２図、第３図に示す実施例により
具体的に説明する。
具体的に説明する。
第２図は本発明の詳細な説明する図、第３図は本発明の
実施例のタイムチャートを説明する図をそれぞれ示す。
実施例のタイムチャートを説明する図をそれぞれ示す。
なお、全図を通じて同一符号は同一対象物を示す。
第２図に示す本発明の実施例は「１６」パルスまでを計
数できる４ビツトカウンタの例であり、第１図で説明し
た計数手段１０として、４ビツトカウンタＩＯＡと、カ
ウンタＩＯＡの出力とパルス設定情報との一致を検出す
る４個の排他的否定論理和回路（以下ＥＸ−ＮＯＲ回路
と称する）１１〜１４と、ＥＸ−ＮＯＲ回路１１〜１４
の出力の論理積をとる論理積回路（以下ＡＮＤ回路と称
する）１５と、カウンタＩＯＡの４本の出力の否定論理
和をとる否定論理和回路（以下ＮＯＲ回路と称する）１
６、 第１の記憶手段２０として、Ｄ−フリップフロップ回路
（以下Ｄ−ＦＦ回路と称する）２１、第２の記憶手段３
０として、Ｄ−ＦＦ回路３１、比較手段４０として、Ｄ
−ＦＦ回路２１の出力とＤ−ＦＦ回路３１の出力の一致
を検出する４個のＥＸ−ＮＯＲ回路４１〜４４と、ＥＸ
−ＮＯＲ回路４１〜４４の出力の否定論理積をとる否定
論理積回路（以下ＮＡＮＤＡＮＤ回路る）４５、ロード
信号生成手段５０として、ＡＮＤ回路１５とＮＡＮＤ回
路４５の出力を入力とする論理和回路（以下ＯＲ回路と
称する）５１、 およびクロックを反転するインバータＩＮＶから構成し
た例である。
数できる４ビツトカウンタの例であり、第１図で説明し
た計数手段１０として、４ビツトカウンタＩＯＡと、カ
ウンタＩＯＡの出力とパルス設定情報との一致を検出す
る４個の排他的否定論理和回路（以下ＥＸ−ＮＯＲ回路
と称する）１１〜１４と、ＥＸ−ＮＯＲ回路１１〜１４
の出力の論理積をとる論理積回路（以下ＡＮＤ回路と称
する）１５と、カウンタＩＯＡの４本の出力の否定論理
和をとる否定論理和回路（以下ＮＯＲ回路と称する）１
６、 第１の記憶手段２０として、Ｄ−フリップフロップ回路
（以下Ｄ−ＦＦ回路と称する）２１、第２の記憶手段３
０として、Ｄ−ＦＦ回路３１、比較手段４０として、Ｄ
−ＦＦ回路２１の出力とＤ−ＦＦ回路３１の出力の一致
を検出する４個のＥＸ−ＮＯＲ回路４１〜４４と、ＥＸ
−ＮＯＲ回路４１〜４４の出力の否定論理積をとる否定
論理積回路（以下ＮＡＮＤＡＮＤ回路る）４５、ロード
信号生成手段５０として、ＡＮＤ回路１５とＮＡＮＤ回
路４５の出力を入力とする論理和回路（以下ＯＲ回路と
称する）５１、 およびクロックを反転するインバータＩＮＶから構成し
た例である。
また、カウンタＩ ＯＡ、Ｄ−ＦＦ回路２１．３１にお
いて、Ｄ１〜Ｄ４は設定情報の入力端子、Ｑ１〜Ｑ４は
出力端子、ＣＫはクロック入力端子、Ｌはロード信号入
力端子、ＣＲはクリア信号入力端子、ＥＮはイネーブル
信号入力端子、ＣＩはキャリイ信号入力端子、ＣＯはキ
ャリイ信号出力端子を示す。
いて、Ｄ１〜Ｄ４は設定情報の入力端子、Ｑ１〜Ｑ４は
出力端子、ＣＫはクロック入力端子、Ｌはロード信号入
力端子、ＣＲはクリア信号入力端子、ＥＮはイネーブル
信号入力端子、ＣＩはキャリイ信号入力端子、ＣＯはキ
ャリイ信号出力端子を示す。
第２図の実施例の動作を第３図のタイムチャートにより
説明する。第３図の例は、最初８クロツクの周期で設定
していたものを、４クロツクの周期に変更する例である
。
説明する。第３図の例は、最初８クロツクの周期で設定
していたものを、４クロツクの周期に変更する例である
。
■ クロックを示す。
■ パルス周期設定情報を示し、ｒ８Ｊから「４」に変
更する。
更する。
■ Ｄ−ＦＦ回路２１の出力である。ＣＫ端子にはＩＮ
Ｖをとおして、反転したクロックを入力しているので■
の設定情報か「４」に変化した次のクロック■の立ち下
がりで、新しい設定情報「４」が出力される。
Ｖをとおして、反転したクロックを入力しているので■
の設定情報か「４」に変化した次のクロック■の立ち下
がりで、新しい設定情報「４」が出力される。
■ Ｄ−ＦＦ回路３１の出力であり、■のＤ−ＦＦ回路
２１の出力する「４］を次のクロック■の立ち下がりで
出力する。
２１の出力する「４］を次のクロック■の立ち下がりで
出力する。
■ ＮＡＮＤ回路４５は１個でもｒＯＪか入力すると出
力は「１」となる。したがって、■のＤ−ＦＦ回路２１
の出力が「４」となったとき、Ｄ−ＦＦ回路３１の出力
は前の設定情報ｒ８Ｊを出力しているので、不一致が検
出される。
力は「１」となる。したがって、■のＤ−ＦＦ回路２１
の出力が「４」となったとき、Ｄ−ＦＦ回路３１の出力
は前の設定情報ｒ８Ｊを出力しているので、不一致が検
出される。
■ ＡＮＤ回路１５の出力であり、設定情報とカウンタ
ＩＯＡの出力が一致した時に出力を発生する。
ＩＯＡの出力が一致した時に出力を発生する。
■ ＯＲ回路５１の出力であり、■の不一致検出および
■の一致検出の何れかでロードパルスを発生する。
■の一致検出の何れかでロードパルスを発生する。
ここでは、■で設定情報をｒ８Ｊから「４」へ変更した
ことによる不一致を検出したＮＡＮＤ回路４５の出力で
カウンタＩＯＡに「０」をロードし、以降カウンタＩＯ
Ａか「４」カウントする毎にロードパルスを発生する。
ことによる不一致を検出したＮＡＮＤ回路４５の出力で
カウンタＩＯＡに「０」をロードし、以降カウンタＩＯ
Ａか「４」カウントする毎にロードパルスを発生する。
■ Ｎ０Ｒ１６の出力てあり、設定情報が変化した時点
で、ロードパルスを発生し「０」をＤ１〜Ｄ４にロード
し、次のクロッつてｒＯＪが出力され以降新しい設定情
報「４」により、カウントか行われパルスを出力する。
で、ロードパルスを発生し「０」をＤ１〜Ｄ４にロード
し、次のクロッつてｒＯＪが出力され以降新しい設定情
報「４」により、カウントか行われパルスを出力する。
上述のように構成することにより、パルス周期設定情報
が変化したときに直ちに変化後の新しい設定情報にした
がってカウントを開始することができる。
が変化したときに直ちに変化後の新しい設定情報にした
がってカウントを開始することができる。
以上のような本発明によれば、現在のパルス周期設定情
報と前回のパルス周期設定情報を比較し、変化を検出し
たときに新しいパルス周期設定情報をロードすることに
より、直ちに新しい設定情報により指定される周期のパ
ルスを発生することがてきるパルス発生器を提供するこ
とができる。
報と前回のパルス周期設定情報を比較し、変化を検出し
たときに新しいパルス周期設定情報をロードすることに
より、直ちに新しい設定情報により指定される周期のパ
ルスを発生することがてきるパルス発生器を提供するこ
とができる。
第１図は本発明の詳細な説明するブロック図、第２図は
本発明の詳細な説明する図、 第３図は本発明の実施例のタイムチャートを説明する図
、 第４図は従来例を説明する図、 をそれぞれ示す。 図において、 １０は計数手段、 １０Ａ、ｌｏａはカウンタ、 １１〜１４．４１〜４４はＥＸ−ＮＯＲ回路、１５はＡ
ＮＤ回路、 １６はＮＯＲ回路、 ２０は第１の記憶手段、 ２１．３１はＤ−ＦＦ回路、 ３０は第２の記憶手段、 ４０は比較手段、 ４５はＮＡＮＤＡＮＤ 回路はロード信号生成手段、 ５１はＯＲ回路、 ＩＮＶはインバータ、 をそれぞれ示す。 第４図 本発明の詳細な説明するブロック図 第１図
本発明の詳細な説明する図、 第３図は本発明の実施例のタイムチャートを説明する図
、 第４図は従来例を説明する図、 をそれぞれ示す。 図において、 １０は計数手段、 １０Ａ、ｌｏａはカウンタ、 １１〜１４．４１〜４４はＥＸ−ＮＯＲ回路、１５はＡ
ＮＤ回路、 １６はＮＯＲ回路、 ２０は第１の記憶手段、 ２１．３１はＤ−ＦＦ回路、 ３０は第２の記憶手段、 ４０は比較手段、 ４５はＮＡＮＤＡＮＤ 回路はロード信号生成手段、 ５１はＯＲ回路、 ＩＮＶはインバータ、 をそれぞれ示す。 第４図 本発明の詳細な説明するブロック図 第１図
Claims (1)
- 【特許請求の範囲】 パルス周期設定情報により、パルス周期を設定可能なパ
ルス発生回路であって、 入力するクロックを計数して、パルス周期設定情報で指
定されるタイミングでパルスを発生する計数手段（１０
）と、 現在のパルス周期設定情報を記憶する第１の記憶手段（
２０）と、 前回のパルス周期設定情報を記憶する第２の記憶手段（
３０）と、 前記第１の記憶手段（２０）の内容と、前記第２の記憶
手段（３０）の内容を比較する比較手段（４０）と、 前記計数手段（１０）の出力および前記比較手段（４０
）の出力から、前記計数手段（１０）にパルス周期設定
情報をロードするロード信号生成手段（５０）を備えた
ことを特徴とするパルス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19877490A JPH0483425A (ja) | 1990-07-25 | 1990-07-25 | パルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19877490A JPH0483425A (ja) | 1990-07-25 | 1990-07-25 | パルス発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0483425A true JPH0483425A (ja) | 1992-03-17 |
Family
ID=16396705
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19877490A Pending JPH0483425A (ja) | 1990-07-25 | 1990-07-25 | パルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0483425A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007259125A (ja) * | 2006-03-23 | 2007-10-04 | Fujitsu Ltd | クロック分周器 |
| JP2009055597A (ja) * | 2007-06-18 | 2009-03-12 | Nagasaki Univ | タイミング発生回路 |
| WO2012035800A1 (ja) * | 2010-09-15 | 2012-03-22 | シャープ株式会社 | 分周回路およびそれを備えたｐｌｌ回路並びに半導体集積回路 |
| WO2012035941A1 (ja) * | 2010-09-15 | 2012-03-22 | シャープ株式会社 | 分周回路およびそれを備えたｐｌｌ回路並びに半導体集積回路 |
| US8194186B2 (en) | 2008-04-23 | 2012-06-05 | Silicon Library, Inc. | Receiver capable of generating audio reference clock |
| JP5407087B1 (ja) * | 2013-07-12 | 2014-02-05 | 邦彦 公山 | 分数分周回路 |
-
1990
- 1990-07-25 JP JP19877490A patent/JPH0483425A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007259125A (ja) * | 2006-03-23 | 2007-10-04 | Fujitsu Ltd | クロック分周器 |
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| WO2012035800A1 (ja) * | 2010-09-15 | 2012-03-22 | シャープ株式会社 | 分周回路およびそれを備えたｐｌｌ回路並びに半導体集積回路 |
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| JP2012085265A (ja) * | 2010-09-15 | 2012-04-26 | Sharp Corp | 分周回路およびそれを備えたｐｌｌ回路並びに半導体集積回路 |
| CN103069718A (zh) * | 2010-09-15 | 2013-04-24 | 夏普株式会社 | 分频电路、以及具备该分频电路的pll电路和半导体集成电路 |
| JP5407087B1 (ja) * | 2013-07-12 | 2014-02-05 | 邦彦 公山 | 分数分周回路 |
| US9143135B2 (en) | 2013-07-12 | 2015-09-22 | Kunihiko Kouyama | Fractional frequency divider circuit |
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