JP3815826B2

JP3815826B2 - デジタル信号処理装置

Info

Publication number: JP3815826B2
Application number: JP25495796A
Authority: JP
Inventors: 孝四方
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1996-09-26
Filing date: 1996-09-26
Publication date: 2006-08-30
Anticipated expiration: 2016-09-26
Also published as: JPH10107783A; US6115437A

Description

【０００１】
【発明の属する技術分野】
本発明は、直列信号の所定ビット数単位に同期した周期を有する同期信号を処理するデジタル信号処理装置に係り、特に、複数の周期の同期信号の１つを選択するセレクタを備えたデジタル信号処理装置に関する。
【０００２】
【従来の技術】
図５は、時間軸圧縮されたデジタル音声信号を処理する従来のＤＳＰ１０の要部回路を示す。図６は、図５の構成の動作を示すタイミングチャートである。
図６（Ｅ）及び（Ｆ）に示す如く、ＬＲ識別信号ＬＲｉはデジタルの直列音声信号ＤＡＴｉとワード単位で同期しており、ＬＲ識別信号ＬＲｉが高レベル又は低レベルのときそれぞれ直列音声信号ＤＡＴｉが左（Ｌ）音声信号又は右（Ｒ）音声信号であることを示している。
【０００３】
Ｄフリップフロップ１１は、クロック発生回路１２からの内部クロックφｏに同期して、外部から供給される非同期のＬＲ識別信号ＬＲｉを同期化し、ＬＲ識別信号ＬＲｏとして出力する。内部クロックφｏは、外部クロックφｉと同一周波数である。
他方、外部から供給される直列音声信号ＤＡＴｉが外部クロックφｉに同期してＤフリップフロップ１３に保持され、信号処理回路１４は、Ｄフリップフロップ１３からの音声信号を内部クロックφｏに同期して処理し、直列音声信号ＤＡＴｏとして出力する。
【０００４】
信号処理回路１４での処理時間を確保するために、直列音声信号ＤＡＴｏは直列音声信号ＤＡＴｉよりもＬＲ識別信号の略１サイクルだけ遅れており、図６（Ｆ）及び（Ｉ）において、直列音声信号ＤＡＴｉのデータＬｉ１及びＲｉ１を信号処理回路１４で処理したものがそれぞれ直列音声信号ＤＡＴｏのデータＬｏ１及びＲｏ１である。
【０００５】
【発明が解決しようとする課題】
内部クロックφｏに同期して処理するＤＳＰ１０にとっては、ＬＲ識別信号ＬＲｉは非同期信号であるので、ＬＲ識別信号ＬＲｉの立ち上がり時点と内部クロックφｏの立ち上がり時点との間の関係は不定であり、オーディオ装置毎に異なる。
【０００６】
図６（Ａ）及び（Ｂ）に示す如く、内部クロックφｏの立ち上がり時点ｔ１でＬＲ識別信号ＬＲｉが低レベルから高レベルへ遷移中である場合、ＬＲ識別信号ＬＲｉの立ち上がり時点が時間軸の負及び正の方向に僅か変化するだけで、図６（Ｃ）又は（Ｄ）に示す如く、ＬＲ識別信号ＬＲｏは立ち上がりの時点ｔ１又は次の立ち上がり時点ｔ２で立ち上がりを開始し、クロック１周期のジッタが生じる。内部クロックφｏの立ち上がり時点ｔ１でＬＲ識別信号ＬＲｉが高レベルから低レベルへ遷移中である場合についても、同様にしてクロック１周期のジッタが生ずる。
【０００７】
このため、図６（Ｈ）及び（Ｉ）に示す如く、ＬＲ識別信号ＬＲｏが高レベルの間、内部クロックφｏに同期して直列音声信号ＤＡＴｏの１ワード分のデータＬｏ１を取り込み並列データに変換すると、データＬｏ１の最上位ビットｂｎが欠落する。例えば最上位ビットｂｎが負の符号ビットである場合には、この欠落により、データＬｏ１が正の値と誤認され、再生音が大きく変質する。図６（Ｄ）は、図６（Ｈ）の一部に対応している。
【０００８】
一方、例えば記録媒体がＣＤであるときとカセットテープであるときとでＬＲ識別信号の周期が異なる場合、両識別信号をセレクタに供給して一方から他方を選択すると、その切り替えの際に、これら識別信号の周期とは異なる周期の信号がセレクタから出力され、上記ジッタの問題を新規な手段で解決したとしても、その回路構成によっては、本発明の実施例で述べているように、信号処理回路１４での処理時間が確保できなくなるという新たな問題が生ずる。
本発明の目的は、このような問題点に鑑み、クロック１周期のジッタが生じない同期信号を生成するとともに、複数の周期の同期信号の１つを選択する際の切替時に信号処理時間を確保できるように同期信号を生成することが可能なデジタル信号処理装置を提供することにある。
【０００９】
【課題を解決するための手段及びその作用効果】
本発明の第１態様のデジタル信号処理装置では、
第１周期を有する第１同期信号が供給され、動作状態において該第１同期信号の最初の立ち上がり又は立ち下がりの一方のエッジを検出してエッジ検出信号を活性化するエッジ検出回路と、
該エッジ検出信号及び内部クロックが供給され、該エッジ検出信号の活性化に応答してカウント値が初期化され、該動作状態において該内部クロックのパルスをカウントするカウンタとを有し、
該カウンタは、該パルスのカウント値が該第１周期に対応する所定値になったことに応答してその所定の１ビットの出力レベルを変化させることにより、該内部クロックに同期した、該第１周期と同一の第２周期を有する第２同期信号を生成する。
【００１０】
この第１態様によれば、第１同期信号の一方のエッジ検出に応答してカウンタの分周動作が開始され、このカウンタでクロックのパルスがカウントされて第２同期信号が生成されるので、第１同期信号のエッジの時点とクロックのエッジの時点との関係によらず、第２同期信号の高レベル及び低レベルの幅が一定値になり、クロック１周期のジッタが生じない第２同期信号を生成することができるという効果を奏する。
【００１１】
本発明の第２態様では、上記第１態様において、周期が互いに異なる複数の上記第１同期信号が供給され、
選択信号に応じ複数の該第１同期信号の１つを選択して上記エッジ検出回路に供給する第１セレクタと、
上記第２同期信号として上記カウンタの複数の出力ビットが供給され、該選択信号に応じ、該第１同期信号の選択に対応した該複数の出力ビットの１つを選択して出力する第２セレクタと、
該選択信号が変化した時点で該エッジ検出回路及び該カウンタを初期化する初期化回路とをさらに有する。
【００１２】
この第２態様によれば、初期化回路によりエッジ検出回路が初期化された後、もし、第１セレクタの選択切換時点での第１セレクタからの信号のエッジがエッジ検出回路で検出されて保持されると、カウンタによるクロックのカウントが開始されて、第１同期信号が同期化されなくなるという新たな問題が生ずる。
しかし、本第２態様によれば、選択信号が変化した時点で初期化回路によりエッジ検出回路が初期化されるので、第１セレクタの選択切換時点での第１セレクタからの信号のエッジがエッジ検出回路で無視され、第１セレクタからの信号の次の上記一方のエッジがエッジ検出回路で検出されて、第１同期信号を同期化した信号が第２セレクタから出力され、上記新たな問題が解決されるという効果を奏する。
【００１３】
本発明の第３態様は、第１直列信号と、該第１直列信号の所定ビット数単位に同期した第１周期を有する第１同期信号とが供給され、該第１直列信号及び該第１同期信号にそれぞれ対応した第２直列信号及び第２同期信号を出力するデジタル信号処理装置であって、
該第１同期信号が供給され、動作状態において該第１同期信号の最初の立ち上がり又は立ち下がりの一方のエッジを検出して、エッジ検出信号を活性化するエッジ検出回路と、
該エッジ検出信号及び内部クロックが供給され、該エッジ検出信号の活性化に応答してカウント動作を開始し該内部クロックのパルスをカウントするカウンタと、
該第１直列信号及び該内部クロックが供給され、該内部クロックに同期して該第１直列信号を処理して該第２直列信号を生成する信号処理回路と
を有し、該カウンタは、該パルスのカウント値が該第１周期に対応する値になったことに応答してその所定の１ビットの出力レベルを変化させることにより、該内部クロックに同期し該第１周期と同一の第２周期を有する該第２同期信号を生成する。
【００１４】
この第３態様によれば、上記第１態様と同様に、クロック１周期のジッタが生じない同期信号を生成することができるので、第２同期信号が同一レベルの間に第２直列信号を並列化した場合、ビット欠落を防止することができるという効果を奏する。
本発明の第４態様では、上記第３態様において、上記エッジ検出回路及び上記カウンタはリセット信号で初期化されて上記動作状態となる。
【００１５】
本発明の第５態様では、上記第４態様において、
周期が互いに異なる複数組の上記第１直列信号と上記第１同期信号とがデジタル信号処理装置に供給され、
選択信号に応じ複数の該第１同期信号の１つを選択して上記エッジ検出回路に供給する第１セレクタと、
上記第２同期信号として上記カウンタの出力の複数ビットが供給され、該選択信号に応じ、該第１同期信号の選択に対応した該第２同期信号を選択して出力する第２セレクタと、
該選択信号が変化した時点で該エッジ検出回路及び該カウンタを初期化する初期化回路と、
を有する。
【００１６】
初期化回路によりエッジ検出回路が初期化された後、もし、第１セレクタの選択切換時点での第１セレクタからの信号のエッジがエッジ検出回路で検出されて保持されると、カウンタによるクロックのカウントが開始されて、第２同期信号が同期化されなくなるという新たな問題が生ずる。
しかし、本第５態様によれば、選択信号が変化した時点で初期化回路によりエッジ検出回路が初期化されるので、第１セレクタの選択切換時点での第１セレクタからの信号のエッジがエッジ検出回路で無視され、第１セレクタからの信号の次の上記一方のエッジがエッジ検出回路で検出されて、同期化された第２同期信号が第２セレクタから出力され、上記新たな問題が解決されるという効果を奏する。
本発明の第６態様では、上記第５態様において、上記選択信号を出力するモード設定レジスタを有し、
上記初期化回路は、該モード設定レジスタに対する書込制御信号又は上記リセット信号がアクティブになったときに上記初期化を行う。
【００１７】
本発明の第７態様では、上記第３〜６態様のいずれかにおいて、上記第１直列信号は第１チャンネルの音声デジタル信号と第２チャンネルの音声デジタル信号とが交互に続くステレオ信号であり、上記第１同期信号は第１チャンネル／第２チャンネル識別信号である。
この第７態様によれば、上記ビット欠落による音質劣化を防止することができるという効果を奏する。
【００１８】
【発明の実施の形態】
以下、図面に基づいて本発明の実施形態を説明する。
［第１実施形態］
図１は、本発明の第１実施形態のＤＳＰ２０（デジタル信号処理装置）の要部回路を示す。
【００１９】
ＤＳＰ２０の内部クロックφｏは、外部クロックφｉと非同期であるが外部クロックφｉと同一周波数である。内部クロックφｏの周期を１、外部から供給されるＬＲ識別信号ＬＲｉの周期をＴ＝２ⁿ⁺¹とする。
Ｄフリップフロップ１１は、データ入力端Ｄに論理値‘１’としての電源電位ＶＣＣが供給され、クロック入力端ＣＫにＬＲ識別信号ＬＲｉが供給され、クリア入力端ＣＬＲにリセット信号＊ＲＳＴが供給され、反転出力端＊Ｑからロード信号ＬＯＡＤが出力される。
【００２０】
カウンタ１５は、ロード信号入力端ＬＤにロード信号ＬＯＡＤが供給され、クロック入力端ＣＫにクロック発生回路１２からの内部クロックφｏが供給され、クリア入力端ＣＬＲにリセット信号＊ＲＳＴが供給され、（ｎ＋１）ビット並列入力端Ｄｎ〜Ｄ０の各々に論理値‘０’が供給され、（ｎ＋１）ビット並列反転出力端＊Ｑｎ〜＊Ｑ０の最上位ビット＊ＱｎからＬＲ識別信号ＬＲｏが取り出される。カウンタ１５は、ロード信号入力端ＬＤが高レベルのとき並列入力端Ｄｎ〜Ｄ０のデータがロードされ、これをビット反転した値が反転出力端＊Ｑｎ〜＊Ｑ０から出力される。
【００２１】
他の構成は図５と同一であり、その説明を省略する。
次に、上記の如く構成されたＤＳＰ２０の動作を、図２を参照して説明する。
電源投入時にリセット信号＊ＲＳＴが低レベルから高レベルに遷移し、リセット信号＊ＲＳＴが低レベルの間、Ｄフリップフロップ１１の反転出力端＊Ｑが論理値‘１’に初期化され且つカウンタ１５の反転出力端＊Ｑｎ〜＊Ｑ０の各々が‘１’に初期化される。この後、ＬＲ識別信号ＬＲｉの最初の立ち上がりがＤフリップフロップ１１で検出されてロード信号ＬＯＡＤが低レベルに遷移し、カウンタ１５がカウント可能になり、内部クロックφｏのカウントが開始される。
【００２２】
ＬＲ識別信号ＬＲｏは、内部クロックφｏを２ⁿ⁺¹個カウントする毎に、すなわち時間Ｔ／２毎に、高レベルと低レベルとの間で反転する。
したがって、ＬＲ識別信号ＬＲｉの立ち上がり又は立ち下がりの時点と内部クロックφｏの立ち上がり時点との関係によらず、ＬＲ識別信号ＬＲｏの高レベル及び低レベルの幅は一定値Ｔ／２になり、これに同期して直列音声信号ＤＡＴｏのワードが出力されるので、従来のようなＬＲ識別信号ＬＲｏの変化時点のずれによる直列音声信号ＤＡＴｏ読み取りのビット欠落を防止することができ、音質劣化を回避できる。
【００２３】
［第２実施形態］
図３は、本発明の第２実施形態のＤＳＰ３０の要部回路を示す。
このＤＳＰ３０は、異なる種類の記録媒体に対応しており、例えば記録媒体がＣＤの時にＬＲ識別信号ＬＲ１ｉが有効になり、カセットテープの時に、周期がＬＲ識別信号ＬＲ１ｉの周期Ｔ／２の２倍のＬＲ識別信号ＬＲ２ｉが有効になる。
【００２４】
ＬＲ識別信号ＬＲ１ｉ及びＬＲ２ｉはセレクタ１６に供給され、その一方が選択され、信号ＬＲＸとしてＤフリップフロップ１１のクロック入力端ＣＫに供給される。また、カウンタ１５の反転出力端＊Ｑｎ及び＊Ｑｎ−１からの信号がセレクタ１７に供給され、その一方が選択され、ＬＲ識別信号ＬＲｏとして外部に取り出される。
【００２５】
ｋビットのモード信号ＭＯＤ１〜ＭＯＤｋがモード設定レジスタ１８に供給され、モード書込信号ＭＷの立ち上がりのタイミングでこれらがモード設定レジスタ１８に保持される。モード設定レジスタ１８のうち、モード信号ＭＯＤ１で設定されたＤフリップフロップ１８１の出力は、セレクタ１６及び１７の選択制御信号ＳＥＬとして供給される。選択制御信号ＳＥＬが低レベルのとき、セレクタ１６及び１７によりそれぞれＬＲ識別信号ＬＲ１ｉ及び反転出力端＊Ｑｎ−１の信号が選択され、選択制御信号ＳＥＬが高レベルのとき、セレクタ１６及び１７によりそれぞれＬＲ識別信号ＬＲ２ｉ及び反転出力端＊Ｑｎの信号が選択される。モード設定レジスタ１８の残りのビットは、信号処理回路１４に対する処理モードとして用いられる。
【００２６】
他の点は、図１の構成と同一である。
次に、上記の如く構成された本第２実施形態の動作を、図４を参照して説明する。
最初、モード信号ＭＯＤ１が低レベル（不図示）、選択制御信号ＳＥＬが低レベルで、セレクタ１６及び１７によりそれぞれＬＲ識別信号ＬＲ１ｉ及び反転出力端＊Ｑｎ−１の信号が選択されているとする。
【００２７】
次に、モード信号ＭＯＤ１が図示のように高レベルにされて、モード書込信号ＭＷが高レベル、低レベル、高レベルと遷移すると、モード書込信号ＭＷの立ち上がり時点でモード信号ＭＯＤ１〜ｋがモード設定レジスタ１８に保持され、選択制御信号ＳＥＬが高レベルに遷移して、セレクタ１６及び１７によりそれぞれＬＲ識別信号ＬＲ２ｉ及び反転出力端＊Ｑｎの信号が選択される。これにより、セレクタ１６の出力信号ＬＲＸは、図４（Ｇ）に示す如くモード書込信号ＭＷの立ち上がり時点で立ち上がる。
【００２８】
モード書込信号ＭＷが低レベルの時にＤフリップフロップ１１及びカウンタ１５が初期化され、もし、信号ＬＲＸのこの立ち上がりでＤフリップフロップ１１がセットされると、その反転出力端＊Ｑの信号が図４（Ｊ）に示す信号ＬＲｏＸのようになり、カウンタ１５による内部クロックφｏのカウントが開始されて、信号処理回路１４での処理時間が確保できなくなるという新たな問題点が生ずる。
【００２９】
しかし、アンドゲート１９の出力が非反転ゲート２１で遅延され、クリア信号ＣＬとしてＤフリップフロップ１１及びカウンタ１５のクリア入力端ＣＬＲに供給されるので、図４（Ｇ）及び（Ｈ）に示す如く、信号ＬＲＸの立ち上がり時点でクリア信号ＣＬが低レベルとなり、Ｄフリップフロップ１１がクリアされて信号ＬＲＸの立ち上がりが無視される。したがって、ロード信号ＬＯＡＤは信号ＬＲＸの次の立ち上がりで高レベルとなり、この後、カウンタ１５がカウント可能となる。このため、ＬＲ識別信号ＬＲｏは、図４（Ｊ）に示す如く、ＬＲ識別信号ＬＲ２ｉを内部クロックφｏで同期化した波形となり、信号処理回路１４での信号処理に要する時間が確保される。
【００３０】
なお、本発明には外にも種々の変形例が含まれる。
例えば、Ｄフリップフロップ１１の反転出力端＊Ｑの信号をカウンタ１５のロード信号入力端ＬＤに供給する替わりに、Ｄフリップフロップ１１の非反転出力端Ｑの信号をアンドゲート１９に供給する構成、又は、カウンタ１５にカウントイネーブル端子が有る場合にはこれにＤフリップフロップ１１の非反転出力端Ｑの信号を供給する構成であってもよい。さらに、カウンタ１５としてダウンカウンタを用い、非反転出力端Ｑｎ〜Ｑ０から選択したものをＬＲ識別信号ＬＲｏとする構成であってもよい。
【００３１】
また、非反転ゲート２１の位置は、アンドゲート１９のモード書込信号ＭＷ側入力端であってもよく、さらに、アンドゲート１９の信号伝播遅延が充分であれば非反転ゲート２１は備えなくてもよい。
【図面の簡単な説明】
【図１】本発明の第１実施形態のＤＳＰ要部回路図である。
【図２】図１の構成の動作を示すタイミングチャートである。
【図３】本発明の第２実施形態のＤＳＰ要部回路図である。
【図４】図３の構成の動作を示すタイミングチャートである。
【図５】従来のＤＳＰの要部回路図である。
【図６】図５の構成の動作を示すタイミングチャートである。
【符号の説明】
１０、１９、３０ＤＳＰ
１１、１３、１８１Ｄフリップフロップ
１２クロック発生回路
１４信号処理回路
１５カウンタ
１６、１７セレクタ
１８モード設定レジスタ
２１非反転ゲート
ＬＲｉ、ＬＲｏ、ＬＲ１ｉ、ＬＲ１ｏ、ＬＲ２ｉ、ＬＲ２ｏＬＲ識別信号
ＤＡＴｉ、ＤＡＴｏ直列音声信号
φｉ外部クロック
φｏ内部クロック
ＬＯＡＤロード信号
ＭＷモード書込信号
ＭＯＤ１〜ＭＯＤｋモード信号
ＳＥＬ選択制御信号
＊ＲＳＴリセット信号
ＣＬクリア信号

Claims

第１直列信号と、該第１直列信号の所定ビット数単位に同期した第１周期を有する第１同期信号とが供給され、該第１直列信号及び該第１同期信号にそれぞれ対応した第２直列信号及び第２同期信号を出力するデジタル信号処理装置であって、
該第１同期信号が供給され、動作状態において該第１同期信号の最初の立ち上がり又は立ち下がりの一方のエッジを検出して、エッジ検出信号を活性化するエッジ検出回路と、
該エッジ検出信号及び内部クロックが供給され、該エッジ検出信号の活性化に応答してカウント動作を開始し該内部クロックのパルスをカウントするカウンタと、
該第１直列信号及び該内部クロックが供給され、該内部クロックに同期して該第１直列信号を処理して該第２直列信号を生成する信号処理回路と
を有し、該カウンタは、該パルスのカウント値が該第１周期に対応する値になったことに応答してその所定の１ビットの出力レベルを変化させることにより、該内部クロックに同期し該第１周期と同一の第２周期を有する該第２同期信号を生成するデジタル信号処理装置であり、
周期が互いに異なる複数組の該第１直列信号と該第１同期信号とが該デジタル信号処理装置に供給され、
選択信号に応じ複数の該第１同期信号の１つを選択して該エッジ検出回路に供給する第１セレクタと、
該第２同期信号として該カウンタの出力の複数ビットが供給され、該選択信号に応じ、該第１同期信号の選択に対応した該第２同期信号を選択して出力する第２セレクタと、
該選択信号が変化した時点を含む所定期間で該エッジ検出回路及び該カウンタに供給するクリア信号を活性にして該エッジ検出回路及び該カウンタを初期化する初期化回路と、
を有し、該リセット信号が非活性のとき該エッジ検出回路及び該カウンタが該動作状態になることを特徴とするデジタル信号処理装置。
上記選択信号を出力するモード設定レジスタを有し、
上記クリア信号は、該モード設定レジスタに対する書込制御信号又は上記リセット信号が活性になったときに活性になる、
ことを特徴とする請求項１に記載のデジタル信号処理装置。
上記第１直列信号は第１チャンネルの音声デジタル信号と第２チャンネルの音声デジタル信号とが交互に続くステレオ信号であり、上記第１同期信号は第１チャンネル／第２チャンネル識別信号である、
ことを特徴とする請求項１又は２に記載のデジタル信号処理装置。