CN1173476C - 用于从存储介质重放记录数据的数字锁相环的数据检测器 - Google Patents

Abstract

本发明揭示一种基于全数字锁相环(PLL)电路的数据检测器，PLL电路用于接收来自盘片存储介质的输入读数据，并提供实质上消除颤动的输出同步信号和同步的读数据，包括将反馈计数值限制成预先决定的范围，以便将内部同步信号限制成期望的范围的电路，在无效的期间对基于数字PLL电路的预先决定的部分进行复位的复位电路，和从给出的第1频率的时钟信号生成不同于第1频率的第2频率以支持不同数据频率的电路。

Description

用于从存储介质重放记录数据的数字锁相环的数据检测器

技术领域

本发明涉及盘片重放和/或记录系统，这种系统至少重放记录在盘片存储介质例如光盘、硬盘、软盘等上的记录数据。特别涉及用于从盘片存储介质读出的数据序列检测记录数据的全数字锁相环(PLL：phase locked loop)电路。

背景技术

由在盘片介质驱动中记录和重放电路供给的读数据序列，通常包含颤动(jitter)，并且难于对其处理。因此，从盘片存储介质重放记录的数据，需要用于对读数据序列进行同步的PLL电路，以提供同步的读数据和同步信号。

本申请人在1996年2月6日公开的公开号No.08036836的尚未审查的日本专利中揭示了一种全数字PLL电路，这种PLL电路能在3.3V或3.3V以下的低电压稳定地运行。由于PLL电路仅由数字元器件组成，所以能用不需要外部离散元器件的集成电路(IC)或者IC的一部分实现。

本申请人还在1997年12月12日公开的公开号No.09321615的尚未审查的日本专利中揭示了一种改进的基于数字PLL电路的数据检测器。本申请人同时将前述引证的资料作为实审资料提交。

然而，在以往技术中仍然存在以下的问题。

因为对能调节离开正常数据速率的频率范围没有限制，所以具有大的频率偏差的输入数据，会引起提议的PLL电路进入到异常的同步状态。

如果一系列无效的数据输入到提议的PLL电路，则当主轴电动机起动或者读/写磁头移动时，会引起PLL电路中的数值处理变得异常，使得在输入序列恢复有效或者正常地重放数据后，是否成功地达到同步于正常数据速率变得不确定。

这种提议的PLL不能支持2个或者多个正常的传输速率。

发明内容

本发明为解决前述问题，其目的在于，提供一种用于盘片介质的重放器和记录器的数字锁相环(PLL)电路，用于接收来自盘片存储介质的输入读数据，并提供实质上消除颤动的输出同步信号和同步的读数据。

这种PLL电路包括生成可变速率内部同步信号，例如下行计数器的装置。所述内部同步信号的每个期间的长度按照在前一期间结束提供的初始计数值加以确定，在所述内部同步信号的每个期间的固定位置上建立基准点，对每个所述输入读数据的脉冲，通过相减输入读数据脉冲和与所述输入读数据脉冲同时发生的内部同步信号期间的所述基准点计算这两点之间相位差，

根据所述相位差和迄今为止的计算得到的相位差，计算反馈计数值，

一个加法器将所述反馈计数值加到给出的计数值上，以获得所述初始计数值，

将所述内部同步信号2分频成所述输出同步信号，

由所述输入读数据和所述内部同步信号，生成所述同步读数据，

这种PLL电路还包括将所述反馈计数值限制到预先决定的范围，以便将所述内部同步信号限制到期望的范围。

这种PLL电路还包括复位电路，当所述输入读数据为无效数据、以便在所述无效期间后保证正常的操作时，所述复位电路在无效的期间对基于数字PLL电路的预先决定的部分进行复位。

这种PLL电路还/或包括从给出的第1频率的时钟信号生成不同于所述第1频率的第2频率的第2时钟信号的电路，以支持不同的数据频率。

本发明的PLL电路可以用离散元件或者集成电路(IC)或者IC的一部分实现。可以将这种数字PLL电路组装在例如各种盘片驱动控制器的电路板上。

通过对下述本发明的典型实施例和附图的描述，能进一步理解本发明的特点和优点。

附图说明

图1表示与本发明实施例相关的基于数字PLL数字检测器的典型安排的方框图。

图2表示图1和图6中数字检测器1和2的基本操作的说明图。

图3表示PLL电路1和2的3个可能同步状态的波形图。

图4表示图3中3个同步状态的正常频率范围图。

图5表示用于说明读使能信号功能的波形图。

图6表示与本发明其它实施例相关的基于数字PLL数字检测器的典型安排的方框图。

具体实施方式

在前述附图中对出现在1个以上图中的相同的元器件附以相同的标号。

下面，参照附图对实施本发明的最佳实施形态进行说明。

实施形态1

图1表示与本发明实施例相关的基于数字PLL数字检测器的典型安排的方框图。在图1中，本发明的原则已经应用于前述公开号No.09321615的尚未审查的日本专利的图8的传统电路中。

除去图1中下述的部分，图1的数据检测器1与传统电路相同。

将频率限制器210(用粗线方框表示)插入到与加法器101的FBV输入端连接的反馈值(FBV)输入线中，

增加读使能信号线220(用粗线表示)作为初始相位调节装置，将读使能信号220提供给下行计数器102、相位寄存器103、累加寄存器107和同步器113的复位端，对它们进行复位，

增加时钟速率转换器230(用粗线方框表示)，将由外部给出的外部时钟转换成对由主机系统给出的传输速率转换信号进行响应的期望速率的内部时钟，并提供给乘法器(在本例中用“m”表示)作为乘法器108的输入。

为了更好地理解本发明，下面，参照图1和图2对数据检测器1的基本部分的操作简单地进行说明。

加法器101将反馈计数值(在图1和图2中标上“ΔW”)加到由主系统或者控制器提供的参考计数值Wo上。下行计数器102从初始值开始对给出的时钟脉冲进行下行计数，如图2中粗箭头所示，当计数器102为0时，将这种初始值装载到其中。即，当计数器102的值为0时，下行计数器102读出加法器101的当前值(或者初始计数值)，对给出的时钟脉冲下行计数到0，然后，再次读出加法器101的当前值，如此继续，得到图2所示的计数器102的计数值。

应该指出，初始计数值决定窗口或范围，在这种窗口中对接收到的脉冲的位置和窗口中的基准点进行比较。将基准点设置在参考计数值Wo的一半，即Wo/2。

当一接收到脉冲(例如图2中的“k”)时，相位寄存器103就相应地从计数器102读出或者获得当前计数值，并将获得的计数值CCV传送到减法器104中，减法器104从获得的计数值CCV减去基准计数值(Wo/2)，得到表示接收到的脉冲和基准点的相位差的值。在图1和图2中，这种脉冲k的相位差用Δθk表示。由图2可见，如果在计数器102到达基准计数值Wo/2以前接收到脉冲，则Δθk为正，如果在计数器102通过基准计数值Wo/2以后接收到脉冲，则为负。

将相位差Δθk提供给由加法器106、1时钟延迟器111、寄存器107和乘法器108组成的累加器中。在该时刻，寄存器保存从第一个到前一个的相位差的和，即

在累加器(106、107和111)中累加Δθk后，在乘法器108中用第1常数m乘以Δθk，并将结果用加法器109加在一起，产生加权和

$(1+m)\mathrm{\Δ\θk}+\underset{i=1}{\overset{k-1}{\mathrm{\Σ}}}\mathrm{\θi}$

在除法器112中加权和被除以第2常数n，得到商。因为将所述商反馈到加法器101的一输入端(FCV)上，所述商也称为“反馈计数值”并用ΔW表示。采用这种方法，由元件106到112根据相位差的加权和与常数m和n，计算反馈计数值ΔW。

用加法器101将反馈计数值ΔW加在参考计数值Wo上，产生Wo和ΔW的和，并将其用作为下一个计数周期的初始计数值(1个计数周期是指由计数器102从装载初始计数值开始到下行计数操作到0结束为止的过程)。通过这个过程，由计数器102的计数周期的频率同步于读数据输入脉冲的频率的整数倍。当计数器102的值为0时，通过1/2除法器114输出成为高的信号作为同步信号。如图2所示，使用这种同步信号，同步器113由读数据输入产生同步读数据。

下面，参照图3和图4对频率限制器210的功能进行说明。如前所述，PLL电路1能具有读数据输入脉冲的频率的整数倍的同步状态。

图3示出了3种典型的同步图形，即2μ到4μ的图形。因为将每个计数周期的期间设置成1μ，所以在这个特殊的例子中，2个具有相同脉冲宽度的计数周期(Tn相位)T1和T2在2μ图形中跟随着输入的读数据的每个脉冲。

脉冲宽度由脉冲所在的计数周期中脉冲的位置决定。同样地，3μ图形对于每个输入脉冲使用3个计数周期T1到T3，4μ图形对于每个输入脉冲使用4个计数周期T1到T4。

在图4中对于3个同步图形，直线L1到L3表示输入数据频率和内部同步信号频率例如计数器102的0计数信号的关系。输入数据速率是250KHz(对于4μ图形)、375KHz(对于3μ图形)、500KHz(对于2μ图形)。例如，如果PLL电路1同步于3μ图形大约375KHz的读数据输入，则PLL电路1的计数器102以大致中心频率(例如，在本例中大约1MHz)重复下行计数的过程。在本例中直线L2上的点P1表示操作点。读数据输入的频率的改变引起操作点沿着直线L2移动。

如图4所示，对于大约375KHz的读数据输入，PLL电路1也能在操作点P2或者P3进行操作。但是，这种操作条件是不希望的，因为操作点偏移远离中心频率。直线L1到L3上的粗箭头表示对于3个同步图形的操作点的较好的范围。所述粗箭头是在PLL内部同步频率坐标轴的“下限”和“上限”范围内。

因此，频率限制器210限制提供给加法器101的FCV输入的反馈计数值，使得来自计数器102的0计数信号的频率在从下限到上限的范围内。如前所述，因为计数器102的每个计数周期的期间是1μs，如果将参考计数周期Wo设置成16计数，则这表示将16MHz时钟施加在计数器102的未图示的时钟输入端上。如果将允许的内部同步频率设置在中心内部同步频率的±25％，即1MHz，则频率限制器210仅将反馈计数值限制为±4。

将限制器210的限制范围设置成较小的值，导致PLL电路1的可调频率范围较窄，如果限制器210范围太大，则会引起如图4虚线所示的异常同步。因此，对于读数据输入的期望的频率，必须将限制器210的范围设置在适当的值上

图5表示用于说明读使能信号220功能的波形图。在图5中，读数据输入的不规则状态从电源供电电压开始，经过对于电源接通复位的初始化响应，以及由主轴电动机使能信号初始化的主轴电动机转数的过渡状态，直到主轴电动机转数达到稳定状态。读使能信号保持低表明在不规则状态期间的禁止状态。对应于这种不规则状态的结束，使读使能信号为高以表示使能状态。

因为在磁头移动状态的期间读数据输入是无效的，所以即使主轴电动机转数处在稳定状态，在由于磁头移动操作而不希望有效的读数据的期间，读使能信号220仍然为低。即，仅当读数据输入有效时，读使能信号220保持为高。

将读使能信号220提供给下行计数器102、相位寄存器103、累加器107和同步器113的复位端，在读使能信号220的逻辑0状态的期间对它们进行复位。当读使能信号220为低时，以将参考计数器值的一半、即用Wo/2代替Wo，装载到加法器101的RV输入端为佳。这样，使得缩短PLL电路1同步于读数据输入的时间成为可能。

此外，如图1所示，带有时钟频率转换器230的基于数字PLL的数据检测器，能容易地支持多个读数据输入的不同的频率，即不同数据频率的记录介质。如果16MHz的时钟信号用于500KHz数据频率的读数据输入，并且如果读数据输入的数据频率变化为250KHz，则所做的是仅将合适的传输速率转换信号提供给时钟频率转换器230，使其将内部时钟频率从16MHz变化成8MHz。

当内部时钟频率变化时，以调节用于乘法器108中的权重值m优化PLL电路1的传输特性为佳。大的权重值m导致迅速地响应和内部同步信号(例如来自计数器102的0计数信号)更加颤动。另一方面，小的m值产生相反的结果。

图6表示与本发明其它实施例相关的基于数字PLL数字检测器的典型安排的方框图。其中，本发明的原则已经应用于前述公开号No.09321615的尚未审查的日本专利的图1的传统电路中。

关于频率限制器210和时钟频率转换器230，图6的基于数字PLL的数据检测器2与传统电路相同。

数据检测器2仅在具有初始相位调节器225上与传统电路不同。与加入初始相位调节器225相关的是，将读使能信号220提供给初始相位调节器225的输入端，将无效数据检测器和复位电路120的复位输出提供给初始相位调节器225的其它的输入端，并将初始相位调节器225的输出提供给余数处理器132的复位端以及下行计数器102、相位寄存器103、累加器107和同步器123的复位端。初始相位调节器225仅提供读使能信号220的逻辑和，以及无效数据检测器和复位电路120复位输出。通过对元件102、103、107、123和132进行复位，防止基于PLL数据检测器2读数据输入的无效数据操作，从而保证在复位后数据检测器2的同步。

前述仅仅说明了本发明的原则，只要不脱离本发明的精神和范围，可以作成本发明许多各种不同的实施例。

例如，图1和图6中的电路1和2可以用离散元件实现，也可以用集成电路(IC)、例如普通的IC、数字信号处理器(DSP：digital signal processor)、专用集成电路(ASIC：application specific IC)等实现，也可以用这种IC的一部分实现。

基于数字PLL的数据检测器1和2可以组装在例如各种盘片驱动控制器的电路板上。

因此，本发明除了权利要求书限定外，不限于本说明书中描述的特别的实施例。

Claims (8)

1.一种数字锁相环(PLL)电路，用于接收来自盘片存储介质的输入读数据，并提供消除颤动的输出同步信号和同步的读数据，其特征在于，包括

下行计数器，用于生成可变速率内部同步信号，所述内部同步信号的每个期间的长度按照在前一期间结束提供的初始计数值加以确定，在所述内部同步信号的每个期间的固定位置上建立基准点，

累加器，用于对每个所述输入读数据的脉冲，通过相减输入读数据脉冲和与所述输入读数据脉冲同时发生的内部同步信号期间的所述基准点计算这两点之间相位差，

除法器，用于根据所述相位差和先前累加计算得到的相位差，计算反馈计数值，

加法器，用于将所述反馈计数值加到参考计数值上，以获得所述初始计数值，

除法器，用于将所述内部同步信号2分频成所述输出同步信号，

同步器，用于由所述输入读数据和所述内部同步信号，生成所述同步读数据，

频率限制器，用于将所述反馈计数值的频率范围限制到预先决定的频率范围，以便将所述内部同步信号的频率范围限制到期望的频率范围。

2.如权利要求1所述的数字锁相环(PLL)电路，其特征在于，

还包括复位装置，

当所述输入读数据为无效数据、以便在无效期间后保证正常的操作时，所述复位装置在无效的期间对基于数字锁相环(PLL)电路的预先决定的部分进行复位。

3.如权利要求2所述的数字锁相环(PLL)电路，其特征在于，

为了缩短恢复到稳定状态的时间，所述加法器被给予所述给定的计数值的一半，以代替给定计数值。

4.如权利要求1所述的数字锁相环(PLL)电路，其特征在于，

还包括时钟速率转换器，用于从给出的第1频率的时钟信号生成不同于所述第1频率的第2频率的第2时钟信号，以支持不同于所述盘片存储介质的数据速率的第2盘片存储介质。

5.一种含有数字锁相环(PLL)电路的集成电路，用于接收来自盘片存储介质的输入读数据，并提供消除颤动的输出同步信号和同步的读数据，其特征在于，包括

下行计数器，用于生成可变速率内部同步信号，所述内部同步信号的每个期间的长度按照在前一期间结束提供的初始计数值加以确定，在所述内部同步信号的每个期间的固定位置上建立基准点，

累加器，用于对每个所述输入读数据的脉冲，通过相减输入读数据脉冲和与所述输入读数据脉冲同时发生的内部同步信号期间的所述基准点计算这两点之间相位差，

除法器，用于根据所述相位差和先前累加计算得到的相位差，计算反馈计数值，

加法器，用于将所述反馈计数值加到参考计数值上，以获得所述初始计数值，

除法器，用于将所述内部同步信号2分频成所述输出同步信号，

同步器，用于由所述输入读数据和所述内部同步信号，生成所述同步读数据，

频率限制器，用于将所述反馈计数值的频率范围限制到预先决定的频率范围，以便将所述内部同步信号的频率范围限制到期望的频率范围。

6.如权利要求5所述的含有数字锁相环(PLL)电路的集成电路，其特征在于，

所述数字锁相环(PLL)电路还包括复位装置，

当期望所述输入读数据为无效数据、以便在无效期间后保证正常的操作时，所述复位装置在无效的期间对基于数字锁相环(PLL)电路的预先决定的部分进行复位。

7.如权利要求6所述的含有数字锁相环(PLL)电路的集成电路，其特征在于，

为了缩短恢复到稳定状态的时间，所述数字锁相环(PLL)电路的所述加法器被给予所述给定的计数值的一半，以代替给定计数值。

8.如权利要求5所述的含有数字锁相环(PLL)电路的集成电路，其特征在于，

所述数字锁相环(PLL)电路还包括时钟速率转换器，用于从给出的第1频率的时钟信号生成不同于所述第1频率的第2频率的第2时钟信号，以支持不同于所述盘片存储介质的数据频率的第2盘片存储介质。

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