JPH0836836A - データ復調器 - Google Patents

Abstract

(57)【要約】 【目的】 ディジタル回路だけでＰＬＬ回路を構成し、
アナログ回路固有の外付け部品の排除および環境温度、
電源電圧変動、電源ラインノイズの影響を排除し、かつ
３．３Ｖ以下の低電圧でも安定な動作を実現することが
できる。 【構成】 メインカウンタ２が与えられたカウント情報
に基づき動作する。位相ラッチ回路３が再生データの位
相ずれを検出する。異積位相ラッチ回路７が位相ラッチ
回路３の出力から作成した位相差情報を累積保持する。
加減算器９が累積位相ラッチ回路７の異積位相情報と位
相ラッチ回路３の位相差情報とを加減算する。加減算器
９の出力情報を除算器１０に与え、その出力を補正値と
して加減算器１で設定カウント情報に加減算した値をメ
インカウンタ２に与える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、磁気、若しくは光を使
用した記録再生装置、若しくは再生装置、若しくはＬＳ
Ｉなどに利用し、ＰＬＬ回路を必要とするデータ復調器
に関する。

【０００２】

【従来の技術】図１６はＰＬＬ回路を用いたＨＤＤ（ハ
ードディスク装置）の構成図である。図１６において、
５１はＦＤＤ制御回路、５２は記録再生回路、５３はＰ
ＬＬ回路、５４は端末器制御回路（ＦＤＣ／ＨＤＣな
ど）、５５はホストシステムである。

【０００３】記録再生回路５２から出力される再生デー
タにはジッタが含まれており、そのままではデータとし
て取り込むことができない。そのためにその再生データ
を同期化するＰＬＬ回路５３が必要となる。このＰＬＬ
回路５３は同期化クロックを作成して再生データを整形
する。ＰＬＬ回路５３の出力には、整形されたデータ
と、そのデータに対応したクロックの２種類があり、そ
の２種類の信号でデータを取り込むことができる。

【０００４】従来における一般的なアナログＰＬＬ（Ｖ
ＦＯ）回路の構成を図１７に示す。図１７に示すよう
に、位相比較器１０１により入力周波数と、ＰＬＬ内部
で発生する周波数とを位相比較する。その位相比較情報
△θをＬＰＦ（ローパスフィルタ）１０２により△Ｖの
電圧に変換し、その電圧に応じて発振周波数が変化する
ＶＣＯ（電圧制御発振器）１０３により△ｆ情報に変換
し、分周器１０４により１／ｎ倍クロックを生成し、ル
ープを形成することにより、ＰＬＬ回路となる。また、
ＬＰＦ１０２のフィルタ特性とＶＯＣ１０３の電圧に対
する周波数変換特性で、ループ内の応答特性を決定する
ことができる。上記構成において、ＬＰＦ１０２とＶＣ
Ｏ１０３はアナログ回路である。

【０００５】この従来例によれば、基本的には水晶など
の基準クロックを使用していないため、クロックによる
同期化などの量子化誤差などによる時間的なマージン
（タイムマージン）の劣化はない。

【０００６】

【発明が解決しようとする課題】しかしながら、上記従
来例におけるアナログ回路であるＬＰＦ１０２とＶＣＯ
１０３には、コンデンサの外付け部品が必要であり、コ
ストアップとなる。また、３．３Ｖ以下の低電圧化が進
んでいる現在では、低電圧で、かつ入力電圧に対応して
安定して出力周波数を動作させるＶＣＯ１０３が作り難
い。また、アナログ回路自体は環境温度、電源電圧変動
および電源ラインノイズの影響を受けやすい。

【０００７】本発明は、上記のような従来の問題を解決
するものであり、ディジタル回路だけでＰＬＬ回路を形
成し、アナログ回路固有の外付け部品の排除および環境
温度、電源電圧変動、電源ラインノイズの影響を排除
し、かつ３．３Ｖ以下の低電圧でも安定な動作を実現す
ることができるようにしたデータ復調器を提供すること
を目的とするものである。

【０００８】

【課題を解決するための手段】上記目的を達成するため
の本発明の技術的手段は、与えられたカウント情報に基
づき動作するメインカウンタと、このメインカウンタと
再生データの位相ずれを検出するために上記メインカウ
ンタのカウント値をラッチする位相ラッチ回路と、この
位相ラッチ回路の出力から位相差情報を作成し、この位
相差情報を累積した累積情報と上記位相差情報とを加減
算し、この加減算結果を任意の１／ｎに除算した値の整
数を補正値として上記メインカウンタの設定値に加減算
し、その加減算結果を上記メインカウンタに与える処理
手段とを備えたものである。

【０００９】そして、上記技術的手段において、処理手
段が、位相ラッチ回路出力から位相差情報を作成する手
段と、この位相差情報を累積保持する累積位相ラッチ回
路と、この累積位相情報と上記位相差情報とを加減算す
る加減算器と、この加減算器の出力情報を任意の１／ｎ
に除算する除算器と、この除算器の出力の除算情報の整
数と設定カウント情報とを加減算し、この情報を上記メ
インカウンタに与える加減算器とを備えることができ
る。

【００１０】または処理手段が、位相ラッチ回路出力か
ら位相差情報を作成する手段と、この位相差情報を累積
保持する累積位相ラッチ回路と、この累積位相情報と上
記位相差情報を任意のｍ倍に乗算した値とを加減算する
加減算器と、この加減算器の出力情報を任意の１／ｎに
除算する除算器と、この除算器の出力の除算情報の整数
と設定カウント情報とを加減算し、この情報を上記メイ
ンカウンタに与える加減算器とを備えることができる。

【００１１】

【作用】したがって、与えられたカウント情報に基づき
動作するメインカウンタのカウント値を位相ラッチ回路
によりラッチし、位相ラッチ出力から位相差情報を作成
し、その位相差情報を累積した累積情報と、位相差情報
とを加減算し、その加減算結果を任意の１／ｎに除算し
た値の整数を補整値としてメインカウンタの設定値に加
減算し、その加減算結果をメインカウンタに与えること
により、ＰＬＬのディジタル回路への置き換えを実現す
ることができる。

【００１２】

【実施例】以下、本発明の実施例について図面を参照し
ながら説明する。

【００１３】まず、本発明の第１の実施例について説明
する。図１は本発明の第１の実施例におけるデータ復調
器を示すブロック図である。

【００１４】図１において、メインカウンタ２は加減算
器１の情報をロードし、減算カウントを行ない、カウン
タ情報が０になると、再度、加減算器１の情報を再ロー
ドし、その数値の減算カウントを繰り返す。このカウン
タ動作がアナログＰＬＬの１／ｎクロック出力に相当す
る。

【００１５】ラッチ回路３と加減算器４とで位相比較器
を構成する。ラッチ回路３はメインカウンタ２のカウン
タ情報を入力周波数のエッジでラッチし、加減算器４は
ラッチ回路３のラッチ情報と位相比較基準値の入力によ
りメインカウンタ２と入力データとの位相差を出力す
る。位相比較基準値は加減算器１に入力するカウンタ基
準値の１／２の情報を設定する。これは、メインカウン
タ２の減算カウントの中央値を入力データの位相基準値
にするためである。

【００１６】加減算器５とラッチ回路７とで位相差を累
積加減算する。上記ラッチ回路３と加減算器４におい
て、入力データのエッジで位相差情報を作成しており、
入力データのエッジより遅延したタイミングでないと位
相を累積することができないため、ディレー８により入
力データを遅らせたタイミングでラッチ回路７に取込タ
イミングを与える。

【００１７】加減算器９は上記累積加減算情報と位相差
情報の乗算器６情報を加減算し、その情報を除算器１０
で１／ｎにした値の整数を補整値として加減算器１で加
減算することにより、カウンタ基準値を補正する。

【００１８】これらの構成により、ＰＬＬ回路を構成す
ることができる。本発明において、ＰＬＬ回路をアナロ
グ回路からディジル回路に置き換えることが可能となっ
たポイントは、ディジタル回路ではループ構成とループ
内の帰還量の決定の方法である。回路構成でのポイント
は、位相誤差の累積情報のラッチ機能を設けたことにあ
る。また、その位相誤差の位相ずれ情報数値からメイン
カウンタ２への帰還量を決定する数値処理がＰＬＬの応
答特性を決定することになり、ＰＬＬ動作のポイントと
なる。

【００１９】その位相誤差の位相差情報を処理し、メイ
ンカウンタ２への帰還量を決定する方法において、累積
位相差情報△θ’に加減算する位相差△θと、その加減
算した結果情報（△θｍ＋△θ’）と、更に位相差情報
を乗算した位相差△θｍと上記累積位相差の加減算出力
値である（△θｍ＋△θ’）、更に除算値１／ｎ倍する
値、（△θ’＋△θｍ）／ｎの整数がループ帰還値とな
るが、ここで累積位相差情報に加える△θとループ帰還
として加える△θｍの位相誤差を同じとすると、ループ
は永久振動状態となり、ＰＬＬの減衰振動特性は得られ
ない。また、△θ＞△θｍとすると発振現象となり、こ
れも動作に適さない。△θ＜△θｍとすると、ループは
減衰振動となり、これも動作に適さない。△θ＞△θｍ
とすると、ループは減衰振動となり、ＰＬＬ回路を実現
することができる。

【００２０】図３ないし図５は帰還方法とループ内の振
動特性のシミュレーション代表特性を示す。ここでは、
入力データは、一定の周波数を印加するものとして、Ｐ
ＬＬ内部周波数が入力周波数に同期化するか否かを判断
する。同期化の確認方法を下記に述べる。

【００２１】図１５は本発明実施例のフローチャートを
示す。このフローに従い、初期位相差設定を９として、
この位相差の増減をシミュレーションで確認する。フロ
ーにおいて、累積位相差情報に新規位相差加減算△θ’
＋△θ＝△θ”に於ける△θと、補正値計算の式の△θ
ｍの数値の情報を変えることにより、ループ内の応答特
性が変化する。まとめを下表に示す。

【００２２】

【表１】

【００２３】上表の結果より、累積位相差の加減算する
位相情報△θよりも、帰還に加減算する位相差情報△θ
ｍを多くすることで、ＰＬＬ回路の減衰振動が実現でき
る。

【００２４】また、ＰＬＬの特性である応答特性を決定
する補正値の計算式の決定する△θｍと除算器１０の設
定数値の１／ｎで各種設定できる。

【００２５】そして、図１に示す本発明の第１の実施例
では、補正値△ｆの計算値は△ｆ＝＠ｉｎｔ（△θ’＋
△θ＋△θｍ）／ｎとなる。

【００２６】ここで、 ｆ ；補正値 ＠ｉｎｔ；整数化 △θ’ ；累積位相情報 △θ ；位相差 △θｍ ；位相差の乗算値 １／ｎ ；除算器の係数 また、このループ構成の応答特性は、乗算器６の乗算値
と除算器１０の１／ｎで設定できる。

【００２７】図６ないし図１４は本回路の代表とする応
答特性データを示す。プロットしたデータは、位相比較
器出力の位相誤差（１）と、累積位相誤差（２）と、カ
ウンタ補正値（ウインドウ補正値）（３）の３項目であ
る。

【００２８】代表データ図６から１４において、初期位
相誤差が±１以下になるようにカウンタ（ウインドウ）
補正が働いており（減衰振動しており）、ＰＬＬ動作し
ていることが判断できる。

【００２９】図６、図７、図８は、初期位相誤差△θが
＋１５、−１５、＋１の３種類での応答特性をシミュレ
ーションした結果である。条件としては、入力データの
周波数偏差±０、補正値計算式は△ｆ＝＠ｉｎｔ（△θ
＋△θ＊２）／１６である。

【００３０】これらから初期位相誤差を変化しても±１
カウントに減数振動しながら同期化することが確認でき
た。

【００３１】図９、図１０、図１１は、整数化される除
算器１０の１／ｎの係数が１／４、１／８、１／１６の
３種類での応答特性をシミュレーションした結果であ
る。条件としては、入力データの周波数偏差±０、補正
値計算式は△ｆ＝＠ｉｎｔ（△θ＋△θ＊２）／ｎ、初
期位相誤差△θ＝＋９である。

【００３２】これらから整数化される除算器１０の１／
ｎの係数を変化することにより、同期化の時間が変化す
る。したがって、過渡応答特性のコントロールができる
ことが確認できた。

【００３３】図１２、図１３、図１４は、乗算器６のｍ
倍の係数が２、３、５の３種類の応答特性をシミュレー
ションした結果である。条件としては、入力データの周
波数偏差±０、補正値計算式は△ｆ＝＠ｉｎｔ（△θ＋
△θ＊２）／８、初期位相誤差 θ＝＋９である。

【００３４】これらから、乗算器６のｍ倍の係数を変化
することにより同期化の時間と減衰振動が変化する。し
たがって、過渡応答特性のコントロールができることが
確認できた。

【００３５】次に、本発明の第２の実施例について説明
する。図２は本発明の第２の実施例におけるデータ復調
器を示すブロック図である。本実施例においては、帰還
量を位相差情報の２倍に設定している。

【００３６】図２において、メインカウンタ３５はダウ
ンカウントするように設定され、ダウンカウントしてカ
ウンタ内容が”０”になったときのＣＯＵＴ（キャリー
アウト）がＨｉｇｈになり、ＳＥＴＮ端子がＬｏｗにな
り、加減算器３４の数値情報がセットされる。

【００３７】加減算器３４、ウインドウ基準値から内部
ループの帰還情報の補正値を加減算された値を出力し、
メインカウンタ３５に数値情報を与える。ウインドウ基
準値は５００Ｋｂｐｓ（ｂｉｔ ｐａｒ ｓｅｃｏｎ
ｄ）の転送レートでは１μｓのウインドウが与えられる
数値情報が必要であり、本回路では１６ＭＨｚのクロッ
クを使用していることから、”１６”のカウント値がウ
インドウ基準値になる。補正値をこの１６カウントの値
から増減させることによりカウンタ３５の周期が変化す
ることになる。

【００３８】ＤＦＦ（Ｄタイプフリップフロップ）３０
で入力データのクロック同期化を行なう。入力データの
前縁から１６ＭＨｚのクロックで打ち抜いたパルスの１
発目がＮＡＮＤ３１の出力に発生し、２発目がＮＡＮＤ
３２の出力に出力される。この１発目のクロックを位相
ラッチ３６のクロックに印加する。このタイミングで位
相ラッチ３６によりメインカウンタ３５のカウンタ内容
がラッチされる。このラッチされた数値情報はメインカ
ウンタ３５と入力データの位相差を意味する。

【００３９】メインカウンタ３５のカウント基準値”１
６”の中央値と入力データの位相を合わせるためには、
位相ラッチ３６の出力から基準値の中央値である。”
８”を減算すれば良いことになるので、減算器３７で位
相ラッチ３６の出力数値から”８”を減算する。この減
算器３７の出力が位相差情報の△θになる。

【００４０】この△θを累積位相ラッチ３９の出力△
θ’と加減算した値を再度、累積位相ラッチ３９でラッ
チする。ここでは累積△θラッチ出力は（△θ’＋△
θ）の情報が記憶されることになる。また、この累積位
相ラッチ３９のラッチタイミングは位相ラッチ３６のタ
イミングより１６ＭＨｚのクロックで１発ディレーした
タイミングで行なう。

【００４１】累積位相ラッチ３９がラッチした後の加減
算器３８の出力は（△θ’＋△θ）＋△θとなっている
から、（△θ’＋△θ＊２）の数値情報が出力されるこ
とになる。

【００４２】ここで、除算器マルチプレクサ４１で加減
算器３８の出力を４ビット下位の値に接続することで１
／１６に除算された値が除算器マルチプレクサ４１に現
われる。この出力が補正値となる。本回路において、加
減算器３８の下位４ビットは補正値の情報が加えられな
いことになるから、補正値は整数化されていると言え
る。

【００４３】この補正値を加減算器３４に印加すること
からこの全体回路はＰＬＬ構成となる。

【００４４】本回路の出力信号はＤＰＬＤＡＴＡとＷＩ
ＮＤＯＷ信号であり、ＤＰＬＤＡＴＡは再生データであ
り、ＷＩＮＤＯＷ信号は再生データの取込クロックとな
る。ＷＩＮＤＯＷ信号はメインカウンタ３５のＣＯＵＴ
信号をＤＦＦ４０で分周した信号で作成される。したが
って、メインカウンタ３５のダウンカウントで”０”が
発生したごとにＷＩＮＤＯＷ信号が反転することにな
る。

【００４５】ＤＰＬＤＡＴＡは、ＤＦＦ４０の１ＰＲＮ
（１プリセットＮ）にＮＡＮＤ３１の入力データの前縁
から作成された１発目のクロックでセットされてから、
メインカウンタ３５のＣＯＵＴのタイミングでリセット
するタイミングパルスで作成される。このプリセットタ
イミングを作成する入力データにはジッタ変動が含まれ
ることになるので、再生データを作成するタイミングに
は適してない。リセットするメインカウンタ３５のタイ
ミングはＰＬＬ回路での動作ができているため、安定し
たタイミングが得られることになる。このリセットタイ
ミングから１６ＭＨｚのクロックで１クロックのパルス
がＮＡＮＤ３３の出力から得られることになる。

【００４６】メインカウンタ３５は、入力データが来な
いときでもカウントダウンを繰り返し、ＷＩＮＤＯＷを
発生させており、また、ＷＩＮＤＯＷの間に取り込まれ
た再生データが印加されたときにだけ、ＷＩＮＤＯＷに
同期したＤＰＬＤＡＴＡが出力されることになる。

【００４７】なおフロッピーディスク装置の転送レート
は５００Ｋｂｐｓ（ビット パーセコンド）であり、２
μＳに１ビットを送出することになる。本発明回路はク
ロックで動作するため、少なくとも１ビットに対して１
６倍以上のクロックで動作させることが必要であり、フ
ロッピーディスク装置では８ＭＨｚ〜３２ＭＨｚ、ある
いは３２ＭＨｚ以上のクロックで動作させる必要があ
る。クロック周波数を高めることは量子化誤差を少なく
し、かつ細分化した動作が可能となるので、回路動作特
性が向上することになる。

【００４８】

【発明の効果】以上説明したように本発明によれば、与
えられたカウント情報に基づき動作するメインカウンタ
のカウント値を位相ラッチ回路によりラッチし、位相ラ
ッチ出力から位相差情報を作成し、その位相差情報を累
積した累積情報と、位相差情報とを加減算し、その加減
算結果を任意の１／ｎに除算した値の整数を補正値とし
てメインカウンタの設定値に加減算し、その加減算結果
をメインカウンタに与えることにより、ＰＬＬのディジ
タル回路への置き換えを実現することができる。したが
って、外付け部品の排除および環境温度と電源電圧変
動、電源ラインノイズの影響を排除することができ、ま
た、３．３Ｖ以下での低電圧でも安定な動作を実現する
ことができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例におけるデータ復調器を
示すブロック図

【図２】本発明の第２の実施例におけるデータ復調器を
示すブロック図

【図３】本発明実施例における帰還量とループの減衰振
動特性図

【図４】本発明実施例における帰還量とループの減衰振
動特性図

【図５】本発明実施例における帰還量とループの減衰振
動特性図

【図６】本発明実施例のループの応答特性図

【図７】本発明実施例のループの応答特性図

【図８】本発明実施例のループの応答特性図

【図９】本発明実施例のループの応答特性図

【図１０】本発明実施例のループの応答特性図

【図１１】本発明実施例のループの応答特性図

【図１２】本発明実施例のループの応答特性図

【図１３】本発明実施例のループの応答特性図

【図１４】本発明実施例のループの応答特性図

【図１５】本発明実施例のフロー図

【図１６】ＰＬＬ回路を用いたＨＤＤの構成図

【図１７】従来のＰＬＬ回路を示すブロック図

【符号の説明】

１ 加減算器 ２ メインカウンタ ３ ラッチ ４ 加減算器 ５ 加減算器 ６ 乗算器 ７ ラッチ ８ ディレー ９ 加減算器 １０ 除算器 ３０ ＤＦＦ（Ｄタイプフリップフロップ） ３１ ＮＡＮＤゲート ３２ ＮＡＮＤゲート ３３ ＮＡＮＤゲート ３４ 加減算器 ３５ メインカウンタ ３６ 位相ラッチ ３７ 加減算器 ３８ 加減算器 ３９ 累積位相ラッチ ４０ ＤＦＦ（Ｄタイプフリップフロップ） ４１ 除算情報マルチプルクサ ４２ インバータ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 与えられたカウント情報に基づき動作す
   るメインカウンタと、このメインカウンタと再生データ
   の位相ずれを検出するために上記メインカウンタのカウ
   ント値をラッチする位相ラッチ回路と、この位相ラッチ
   回路の出力から位相差情報を作成し、この位相差情報を
   累積した累積情報と上記位相差情報とを加減算し、この
   加減算結果を任意の１／ｎに除算した値の整数を補正値
   として上記メインカウンタの設定値に加減算し、その加
   減算結果を上記メインカウンタに与える処理手段とを備
   えたデータ復調器。
2. 【請求項２】 処理手段が、位相ラッチ回路出力から位
   相差情報を作成する手段と、この位相差情報を累積保持
   する累積位相ラッチ回路と、この累積位相情報と上記位
   相差情報とを加減算する加減算器と、この加減算器の出
   力情報を任意の１／ｎに除算する除算器と、この除算器
   の出力の除算情報の整数と設定カウント情報とを加減算
   し、この情報を上記メインカウンタに与える加減算器と
   を備えた請求項１記載のデータ復調器。
3. 【請求項３】 処理手段が、位相ラッチ回路出力から位
   相差情報を作成する手段と、この位相差情報を累積保持
   する累積位相ラッチ回路と、この累積位相情報と上記位
   相差情報を任意のｍ倍に乗算した値とを加減算する加減
   算器と、この加減算器の出力情報を任意の１／ｎに除算
   する除算器と、この除算器の出力の除算情報の整数と設
   定カウント情報とを加減算し、この情報を上記メインカ
   ウンタに与える加減算器とを備えた請求項１記載のデー
   タ復調器。