JP3823571B2 - 位相同期ループ回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、TV信号(テレビジョン放送局からの映像信号)やVTR信号(ビデオテープレコーダからの映像信号)などの信号をディジタル処理するために使用されるクロック(例えばシステムクロック)を生成する位相同期ループ回路(以下、単にPLL回路と記述する)に関するものである。
【0002】
【従来の技術】
薄型、軽量のディスプレイ装置として、PDP(プラズマディスプレイパネル)やLCD(液晶ディスプレイ)パネルを用いた表示装置が注目されている。このような表示装置はディジタル信号による直接駆動方式であるため、アナログの合成映像信号を入力とする場合、A/D(アナログ/ディジタル)変換等のディジタル処理用のシステムクロックを生成するPLL回路が必要となる。このようなPLL回路は、より安定で正確なものが望まれるとともに、ロックレンジの広いものが必要とされている。
【0003】
従来のPLL回路は、図11に示すように、入力端子10に入力した基準信号REF(例えば水平同期信号HDXを反転した信号)と比較信号VARを比較し、位相差に応じた3レベルの位相差信号Phを出力する位相比較器11と、この位相比較器11から出力する信号Phを制御電圧に変換するLPF(ローパスフィルタ)12と、このLPF12から出力する制御電圧で周波数制御されたクロックを出力端子13に出力するVCO(電圧制御発振器)14と、このVCO14から出力するクロックの周波数を1/N(Nは整数)に分周し比較信号VARとして位相比較器11へフィードバックするループカウンタ15とで構成されている。
【0004】
そして、基準信号REFと比較信号VARの位相差に相当した位相差信号PhがLレベル(位相進み)のときには、このLレベルの期間に応じた制御電圧でVCO14から出力するクロックの周波数を減少させ、位相差信号PhがHレベル(位相遅れ)のときには、このHレベルの期間に応じた制御電圧でVCO14から出力するクロックの周波数を増加させ、もって基準信号REFと比較信号VARの位相を同期させるようにしていた。
また、何らかの原因によって基準信号REFが欠落したときには、図示を省略した回路によって基準信号REFの欠落を検出して欠落補正信号を発生させ、この欠落補正信号を入力端子10を介して位相比較器11に入力することによって、位相比較器11に入力する基準信号REFと比較信号VARの間に大きな位相差が発生しないようにしていた。
【0005】
【発明が解決しようとする課題】
しかしながら、図11に示した従来例では、基準信号REFの欠落時に欠落補正信号を入力端子10から位相比較器11に入力して基準信号REFの欠落を補償していたので、基準信号REFの欠落が発生してから欠落補正信号が付加されるまでの位相差に相当した制御電圧がVCO14に供給されることになる。このため、非常に広範囲の周波数可変域をもつVCO14を使用した場合に、安定したクロックを供給するのが難しいという問題点があった。
【0006】
本発明は、上述の問題点に鑑みてなされたもので、基準信号(例えば水平同期信号を反転した信号)の欠落時においても適切な欠落補償を行うことができ、非常に広い周波数可変域をもつVCOを使用した場合でも安定したクロックを供給できるPLL回路を提供することを目的とするものである。
【0007】
【課題を解決するための手段】
請求項1の発明は、基準信号と比較信号を比較し位相差に応じた信号を出力する位相比較器と、この位相比較器から出力する信号に応じた制御電圧を出力するループフィルタと、このループフィルタから出力する制御電圧に応じた周波数のクロックを出力する電圧制御発振器と、この電圧制御発振器から出力するクロックの周波数を1/N(Nは整数)に分周し比較信号として位相比較器へフィードバックするループカウンタとを具備してなる位相同期ループ回路において、基準信号の発生位置を予測する予測窓信号を出力する予測窓回路と、予測窓信号出力時における基準信号の欠落を検出し、この欠落を補正するための第1補正信号を出力するとともに、比較信号と第1補正信号の位相差を相殺するための第2補正信号を出力する欠落補償回路とを設け、位相比較器は、比較信号と第1補正信号の位相差に応じた信号を出力するとともに、第1補正信号と第2補正信号の位相差に応じた信号を出力することを特徴とする。
【0008】
基準信号の欠落時には、欠落補償回路が予測窓信号出力時における基準信号の欠落を検出して欠落補正用の第1補正信号と、比較信号と第1補正信号の位相差相殺用の第2補正信号とを出力し、位相比較器が比較信号と第1補正信号の位相差に応じた信号と、第1補正信号と第2補正信号の位相差に応じた信号とを出力するので、基準信号の欠落に起因してVCOへ供給される制御電圧の乱れが、第1補正信号と第2補正信号の位相差信号に基づいてVCOへ供給される制御電圧で相殺される。このため、基準信号の欠落時においても適切な欠落補償を行うことができ、非常に広い周波数可変域をもつVCOを使用した場合でも安定したクロックを供給できる。
【0009】
請求項2の発明は、請求項1の発明において、欠落補償回路及び位相比較器の構成を簡単にするために、欠落補償回路を、予想窓信号と比較信号に基づいて基準信号の欠落期間を計測する欠落期間計測部と、予想窓信号と基準信号と欠落期間計測部の計測値とに基づいて第1、第2補正信号を出力する補正信号発生部とを主体として構成し、位相比較器を、基準信号をクロック端子入力としLレベル電圧をデータ端子入力とする第1Dフリップフロップと、比較信号をクロック端子入力としHレベル電圧をデータ端子入力とする第2Dフリップフロップと、第1DフリップフロップのQ出力を入力として第1位相差信号を出力する第1スリーステートバッファと、第2DフリップフロップのQ信号を入力として第2位相差信号を出力する第2スリーステートバッファと、第1DフリップフロップのQ出力の反転信号に基づいて第1、第2スリーステートバッファを活性状態に制御するとともに、第1DフリップフロップのQ出力の反転信号と第2DフリップフロップのQ出力の論理積信号の反転信号に基づいて、第1、第2スリーステートバッファを不活性状態に制御する制御回路とで構成し、第1Dフリップフロップを第1補正信号でリセットし、第2Dフリップフロップを第2補正信号でセットする。
【0010】
請求項3の発明は、請求項2の発明において、基準信号が欠落したときの補正誤差を少なくするために、欠落期間計測部に、クロック発生回路から出力するクロックを計数するとともに、比較信号に基づいてアップカウントし予測窓信号に基づいてダウンカウントするアップダウンカウンタを設ける。
【0011】
請求項4の発明は、請求項3の発明において、基準信号が連続欠落したときに補正誤差が累積するのを防止するために、補正信号発生部に、アップダウンカウンタの計数値が設定値になったことをデコードするデコーダと、このデコーダの出力信号をクロック発生回路から出力するクロックの1クロック分遅延させて出力する1クロック遅延器と、予測窓信号の出力毎にデコーダの出力信号と1クロック遅延器の出力信号を交互に選択して出力するセレクタとを設け、このセレクタの出力信号と予想窓信号と基準信号とに基づいて第2補正信号を出力する。
【0012】
請求項5の発明は、請求項2、3又は4の発明において、スリーステートバッファに供給される位相情報の前縁の欠けを防止するために、ループカウンタは、第1設定値をデ−タ入力端子への入力とし、電圧制御発振器から出力するクロックを計数して出力し、リップルキャリー端子からの出力を1クロック分遅延させた信号を比較信号として出力するとともにロード端子への入力信号とするカウンタと、このカウンタの計数値が第2設定値と一致したときに一致信号を出力する一致回路と、この一致回路の出力を1クロック分遅延させた信号をゲートコントロール信号とする遅延回路とからなり、位相比較器は、ゲートコントロール信号をクロック端子入力としHレベル電圧をデータ端子入力とする第3Dフリップフロップを具備し、制御回路は、第1DフリップフロップのQ出力の反転信号と第3DフリップフロップのQ出力との論理和信号に基づいて第1、第2スリーステートバッファを活性状態に制御する。
【0013】
請求項6の発明は、請求項2、3又は4の発明において、スリーステートバッファに供給される位相情報の後縁のつぶれを防止するために、制御回路を、第1DフリップフロップのQ出力を反転するインバータと、このインバータの出力信号をクロック端子入力としHレベル電圧をデータ端子入力とし、Q出力を第1、第2スリーステートバッファのゲート信号とする第4Dフリップフロップと、インバータの出力信号と第2DフリップフロップのQ出力との論理積信号を反転して出力するナンドゲートと、このナンドゲートの出力信号を設定時間Td1遅延させて第4Dフリップフロップのリセット端子側へ出力する第1遅延器とで構成する。
【0014】
請求項7の発明は、請求項5の発明において、スリーステートバッファに供給される位相情報の後縁のつぶれを防止するために、制御回路を、第1DフリップフロップのQ出力を反転するインバータと、このインバータの出力信号と第3DフリップフロップのQ出力との論理和信号を出力するオアゲートと、このオアゲートの出力信号をクロック端子入力としHレベル電圧をデータ端子入力とし、Q出力を第1、第2スリーステートバッファのゲート信号とする第4Dフリップフロップと、インバータの出力信号と第2DフリップフロップのQ出力との論理積信号を反転して出力するナンドゲートと、このナンドゲートの出力信号を設定時間Td1遅延させて第4Dフリップフロップのリセット端子側へ出力する第1遅延器とで構成する。
【0015】
請求項8の発明は、請求項6の発明において、第1、第2スリーステートバッファの誤動作を防止するために、制御回路に、第1遅延器の出力信号を設定時間Td2遅延させて第1Dフリップフロップのセット端子へ出力するとともに、アンドゲートを介して第2Dフリップフロップのリセット端子へ出力する第2遅延器を設け、アンドゲートの他方の入力側に第1補正信号を入力する。
【0016】
請求項9の発明は、請求項7の発明において、第1、第2スリーステートバッファの誤動作を防止するために、制御回路に、アンドゲートの出力信号を設定時間Td2遅延させて第1Dフリップフロップのセット端子及び第3Dフリップフロップのリセット端子へ出力するとともに、第2アンドゲートを介して第2Dフリップフロップのリセット端子へ出力する第2遅延器を設け、第2アンドゲートの他方の入力側に第1補正信号を入力する。
【0017】
請求項10、11、12の発明は、請求項2、3、4、5、6、7、8又は9の発明において、ループフィルタから出力する制御電圧のレベルをループフィルタに与える中間電圧と完全にバランスさせるために、ループフィルタを演算増幅器を具備した完全積分ループフィルタで構成し、この演算増幅器の一方の入力側に第1位相差信号及び第2位相差信号を入力し、他方の入力側にHレベル基準電圧とLレベル基準電圧の分圧電圧を入力し、出力側からVCOへ制御電圧を出力する。
【0018】
【発明の実施の形態】
以下、本発明の実施の形態例を図面により説明する。
図1は本発明によるPLL回路の一実施形態例を示すもので、図11と同一部分は同一符号とする。
図1において、20は位相比較器、21は完全積分ループフィルタ、22はループカウンタ、23は予想窓回路、24は欠落補償回路、25はクロック発生回路、26はインバータである。
前記クロック発生回路25は、水晶発振器などで構成され、固定周波数(例えば28.636MHz)のクロックFCLK(以下、単にFCLKと記述する)を出力する。
前記インバータ26は、入力端子10aに入力した水平同期信号HDX(以下、単にHDXと記述する)を反転した基準信号REF(以下、単にREFと記述する)を前記位相比較器20に出力する。
【0019】
前記完全積分ループフィルタ21は、図2に示すように、演算増幅器30と抵抗R1〜R5及びコンデンサC1〜C3からなり、前記位相比較器20から出力する第1位相差信号Ph1(以下、単にPh1と記述する)、第2位相差信号Ph2(以下、単にPh2と記述する)を抵抗R1、R2を介して前記演算増幅器30の−側に入力し、前記位相比較器20から出力する基準電圧Hr、Lrを抵抗R3、R4で分圧しコンデンサC3で平滑化した分圧電圧を前記演算増幅器30の+側に入力し、前記演算増幅器30の出力を抵抗R5及びコンデンサC1、C2で−側入力にフィードバックし、出力側からVCO14へ制御電圧Ecを出力する。すなわち、Ph1とPh2がともにHレベル又はLレベルのときにはクロックの発振周波数を減少又は増加させるための制御電圧EcをVCO14に出力し、Ph1とPh2の一方がHレベルで他方がLレベル、又はともにハイインピーダンスHi-Z(以下、単にHi-Zと記述する)のときには発振周波数を維持させるための制御電圧EcをVCO14に出力する。
【0020】
前記ループカウンタ22は、図3に示すように、設定値Nから「2」を減算し反転した値(第1設定値)をD端子への入力とし、前記VCO14から出力するクロックCLK(以下、単にCLKと記述する)を計数するカウンタ31と、このカウンタ31の計数値HCNT(以下、単にHCNTと記述する)が設定値「FFEh」(第2設定値)と一致したときに一致信号を出力する一致回路32と、この一致回路32の一致出力を1CLK分遅延させゲートコントロール信号VARB(後述する比較信号VARの位相を1CLK分進めた信号に相当する、以下、単にVARBと記述する)を出力するDフリップフロップ(以下、単にD-FFと記述する)33と、前記カウンタ31のリップルキャリー端子RCからの出力を1CLK分遅延させた信号を、比較信号VAR(以下、単にVARと記述する)として出力するとともに前記カウンタ31のロード端子LOへ出力するD-FF34とで構成されている。
【0021】
前記予想窓回路23は、図4に示すように、加算器35、36、一致回路37、Dフリップフロップ(以下、単にD-FFと記述する)38、39及びカウンタ40を主体として構成されている。
一方の加算器35は、設定された検出窓幅DW(例えば、16進数表示で08h)を2倍して反転した値(例えばEFh)と、設定値FEhと、キャリーインCIの値との加算値S(例えばEEh)を前記カウンタ40のデータ端子Dに出力する。他方の加算器36は、検出窓幅DWを反転した値(例えばFF7h)と、設定値FFChと、キャリーインCIの値との加算値S(例えばFF4h)を前記一致回路37の一方の入力側に出力する。
前記一致回路37は、前記ループカウンタ22のHCNTが加算器36の加算値S(例えばFF4h)と一致したときに一致信号EQを出力し、前記D-FF38は、CLKの立上りで一致信号EQをラッチしてQ出力とする。
前記カウンタ40は、前記D-FF38のQ出力を反転した信号をロード端子LDの入力とし、このロード端子LDへの入力レベルがLレベルとなったときのCLKの立上りでデータ(端子Dへの入力データ)を取り込み、計数値がFFhとなったときにリップルキャリー端子RCからHレベル信号を出力する。このキャリー端子RCからHレベルの信号が出力すると、ナンドゲート41を介してLレベル信号が前記カウンタ40のイネーブル端子ENPに入力し、前記カウンタ40を不作動状態とする。
前記D-FF39は、CLKの立上りで前記カウンタ40のキャリー端子RCから出力する信号をラッチし予想窓信号HWIN(以下、単にHWINと記述する)として出力する。
【0022】
前記欠落補償回路24は、図5に示すように、欠落期間計測部50と補正信号発生部51と位相比較期間信号発生部52とで構成されている。
前記欠落期間計測部50は、D-FF53、54及びアップダウンカウンタ55を主体に構成されている。
【0023】
前記D-FF53は、クロック端子に入力したVARのアップエッジでデータ端子に入力しているHレベル電圧(例えばプルアップ抵抗を介してVcc電源から供給される電圧)を取り込みQ出力として記憶し、前記D-FF54は、前記クロック発生回路25から出力するFCLKのアップエッジで前記D-FF53のQ出力を取り込みQ出力として記憶する。前記D-FF53、54は後述する信号▲1▼がLレベルのときにリセットされる。
前記アップダウンカウンタ55は、前記D-FF54のQ出力がH/LレベルのときにU/D(アップ/ダウン)カウンタとして作動してFCLKの計数値Qcを出力する。そして、アップカウントでの計数値QcがFFFhになるとキャリー端子TCNから出力する信号がLレベルに変化し、この信号をインバータ56を介してイネーブル端子ENPへフィードバックして自己停止する。また、ダウンカウントでの計数値Qcが000hになるとキャリー端子TCNから出力する信号がLレベルに変化し、この信号をインバータ56を介してイネーブル端子ENPへフィードバックして自己停止する。
【0024】
前記補正信号発生部51は、図5の構成から前記欠落期間計測部50及び位相比較期間信号発生部52を除いた構成部分から成り、D-FF61〜70と、デコーダ71と、セレクタ72と、ナンドゲート73、74とを主体に構成されている。
前記D-FF61はFCLKのアップエッジでHWINを取り込みQ出力として記憶し、前記D-FF62は前記D-FF61のQ出力を反転した信号をFCLKのアップエッジで取り込みQ出力(図中信号▲1▼)として記憶する。
前記D-FF63はHDXを反転した信号でHレベル電圧を取り込みQ出力として記憶し、前記D-FF64は前記D-FF63のQ出力でHレベル電圧を取り込みQ出力(図中信号▲2▼)として記憶する。前記D-FF63は信号▲1▼がLレベルのときにリセットされ、前記D-FF64は、前記D-FF61のQ出力がLレベルで、信号▲1▼がLレベルのときにリセットされる。
前記デコーダ71は、前記アップダウンカウンタ55の計数値Qcが001h(以下、単に01hと記述する)になったときにデコード信号(図中信号▲3▼)を出力する。
前記D-FF65は、1クロック遅延器の一例で、FCLKのアップエッジで前記デコーダ71のデコード信号を取り込みQ出力(図中信号▲4▼)として記憶し、前記D-FF66は信号▲1▼のアップエッジ毎にH、Lレベルに反転するQ出力(図中のセレクト信号▲5▼)を記憶する。
前記セレクタ72はセレクト信号▲5▼のH、Lレベルに応じて信号▲4▼、▲3▼を選択しY信号として出力する。
前記ナンドゲート73は、Y信号と信号▲1▼の反転信号と信号▲2▼の反転信号との論理積信号を反転した信号を出力し、前記ナンドゲート74は、前記D-FF61のQ出力と信号▲1▼と信号▲2▼の反転信号との論理積信号を反転した信号を出力する。
前記D-FF67はFCLKのアップエッジで前記ナンドゲート73の出力信号を取り込みQ出力として記憶し、このQ出力は第2補正信号dummy VARX(以下、単にd.VARXと記述する)となる。
前記D-FF68は、FCLKのアップエッジで前記D-FF67のQ出力を取り込み、自らのQ出力を前記D-FF69のリセット端子へ出力する。前記D-FF69は信号▲1▼の反転信号のアップエッジで信号▲2▼の反転信号を取り込みQ出力として記憶し、このQ出力は第3補正信号dummy GENB(以下、単にd.GENB)となる。
前記D-FF70はFCLKのアップエッジで前記ナンドゲート74の出力信号を取り込みQ出力として記憶し、このQ出力は第1補正信号dummy REFX(以下、単にd.REFXと記述する)となる。
【0025】
前記位相比較期間信号発生部52はオアゲートからなり、前記D-FF69のQ出力(第3補正信号d.GENB)と信号▲1▼の論理和信号を位相比較期間信号GENB(以下、単にGENBと記述する)として出力する。
【0026】
前記位相比較器20は、図6に示すように、第1、第2、第3D-FF81、82、83と、制御回路84と、第1、第2、第3、第4スリーステートバッファ85、86、87、88と、アンドゲート89で構成されている。
【0027】
前記第1D-FF81は、クロック端子に入力したREFのアップエッジでデータ端子に入力しているLレベル電圧(例えば接地電圧)を取り込み、Q1出力として記憶する。前記第2D-FF82は、クロック端子に入力したVARのアップエッジでデータ端子に入力しているHレベル電圧を取り込み、Q2出力として記憶する。前記第3D-FF83は、クロック端子に入力したVARBのアップエッジでデータ端子に入力しているHレベル電圧を取り込み、Q3出力として記憶する。
【0028】
前記制御回路84は、前記第1D-FF81のQ1出力を反転して出力するインバータ90と、このインバータ90の出力とQ3出力の論理和信号Orを出力するオアゲート91と、インバータ90の出力とQ2出力の論理積信号を反転した信号Naを出力するナンドゲート92と、信号Naを時間Td1だけ遅延させて出力する第1遅延器93と、この第1遅延器93の出力信号とd.GENBの論理和信号を出力するオアゲート94と、このオアゲート94の出力信号とGENBの論理積信号を出力するアンドゲート95と、このアンドゲート95の出力信号を時間Td2だけ遅延させて出力する第2遅延器96と、前記オアゲート91から出力する信号Orのアップエッジでデータ端子に入力しているHレベル電圧を取り込み、Q4出力として記憶する第4D-FF97とで構成されている。前記第2遅延器96の出力側は、前記第1D-FF81のセット端子及び第3D-FF83のリセット端子に結合されるとともに、前記アンドゲート89を介して前記第2D-FF82のリセット端子に結合され、前記アンドゲート89の他方の入力側にはd.REFXが入力している。前記第1D-FF81の他方のリセット端子にはd.REFXが入力し、前記第2D-FF82のセット端子にはd.VARXが入力している。
【0029】
前記第1、第2スリーステートバッファ85、86は、前記第1、第2D-FF81、82のQ1、Q2出力を入力信号とし、前記第4D-FF97のQ4出力をゲート制御信号とし、H、LレベルとHi-Zの3状態の第1、第2位相差信号Ph1、Ph2を出力する。すなわち、ゲート信号がHレベルのときにはPh1、Ph2が入力信号のH、Lレベルに応じたH、Lレベルとなり、ゲート信号がLレベルのときにはPh1、Ph2がHi-Zとなる。
前記第3スリーステートバッファ87の入力側にはHレベル電圧が供給され、前記第4スリーステートバッファ88の入力側は接地され、前記第3、第4スリーステートバッファ87、88のゲートにはHレベル電圧が供給され、前記第3、第4スリーステートバッファ87、88の出力側からHレベル基準電圧Hr、Lレベル基準電圧Lrが前記完全積分ループフィルタ21へ出力する。
【0030】
つぎに前記実施形態例の作用を図7〜図10を併用して説明する。
A:まず、図4及び図7を併用して予想窓回路23がHWINを出力する作用を説明する。このHWINはREFの発生位置を予測する信号である。
(イ)説明の便宜上、検出窓幅DWが08h、ループカウンタ22の分周数Nが800に設定され、VCO14から出力するCLK、ループカウンタ22のHCNT、ループカウンタ22から出力するVARを図7(a)(b)(c)であるとすると、一致回路37は、同図(d)に示すように、HCNTが加算器36の加算値S=FF4h(10進数表示の4084で、N−12に相当する。)と一致したときに一致信号EQを出力する。
【0031】
(ロ)一致回路37から一致信号EQが出力すると、一致回路37の後段に1CLK分遅延させるD-FF38があるので、HCNTがFF6h(N−10に相当する。)となるタイミングでカウンタ40が作動状態になってキャリー端子RCの出力がLレベルに変化するとともに、ロード端子LDがLレベルとなって加算器35の加算値S(例えばEEh)を取り込む。そして、カウンタ40の計数が進み、計数値がFFhとなったときにキャリー端子RCの出力がHレベルに変化してカウンタ40を不作動状態にする。このため、カウンタ40の計数値が図7(e)に示すようになり、カウンタ40のキャリー端子RCから出力する信号は、同図(f)に示すようになる。
【0032】
(ハ)D-FF39は、CLKのアップエッジでカウンタ40のキャリー端子RCから出力する信号を取り込み、Q出力(HWIN)として記憶するので、予測窓回路23から出力するHWINは、図7(g)に示すように、VARの前9CLK分(クロック分)と後7CLK分の合計17CLK分を予測窓とした信号となる。
【0033】
B:つぎに、水平同期信号HDXが欠落していない正常な場合の作用を図5、図6及び図8を併用して説明する。
(イ)説明の便宜上、図8(c)(d)に示すように、HDXを反転したREFとVARの位相が同期し、HWINが同図(a)に示すような信号であるとすると、D-FF62のQ端子から出力する信号▲1▼は、同図(b)に示すように、HWINを反転し2FCLK分遅延させた信号となる。REFとVARの位相が同期しているときは、信号▲1▼がt1時にHレベルに変化したものとすると、17FCLK経過後のt3時にLレベルに変化する。
【0034】
(ロ)図5の欠落補償回路24において、D-FF63はREFでHレベル電圧を取り込みQ出力として記憶し、D-FF64はD-FF61のQ出力でリセットされるとともにD-FF63のQ出力でHレベル電圧を取り込みQ出力として記憶するので、D-FF64のQ端子から出力する信号▲2▼は図8(f)に示すようになる。すなわち、信号▲2▼はt1時より1FCLK前のタイミングでLレベルに変化し、t2時にHレベルに変化する。
【0035】
(ハ)アップダウンカウンタ55は、アップカウントで計数値QcがFFFhになると、又はダウンカウントで計数値Qcが000hになるとキャリー端子TCNから出力する信号がLレベルに変化しイネーブル端子ENPへフィードバックして自己停止し、それ以外のときにはキャリー端子TCNから出力する信号がHレベルでイネーブル状態となってデータ端子の入力を取り込んでいるので、初期状態での計数値Qcは000h(図8(g)では0で表示、以下同様。)である。D-FF53はVARでHレベル電圧を取り込みQ出力として記憶し、D-FF54は、FCLKの立上りでD-FF53のQ出力を取り込み、Q出力をアップダウンカウンタ55のU/D端子へ出力するので、アップダウンカウンタ55は、図8(g)に示すように、VARが立上るt2時直後のFCLKのタイミングでイネーブル状態となり、つぎのFCLKから計数を開始し信号▲1▼がLレベルに変化するまでアップカウントする。
【0036】
(ニ)t3時に信号▲1▼がLレベルに変化すると(アップダウンカウンタ55の計数値Qcが7から8へ変化するタイミングに相当する)、D-FF53、54がリセットされてD-FF54のQ出力がLレベルに変化し、アップダウンカウンタ55をダウンカウントモードとする。このため、計数値Qcが図8(g)に示すように変化し、計数値Qcが000hになるとキャリー端子TCNから出力する信号がLレベルに変化して自己停止する。
【0037】
(ホ)デコーダ71はアップダウンカウンタ55の計数値Qcの01h(図8(g)では「1」と表示)をデコードして図8(h)示すような信号▲3▼を出力し、D-FF65は同図(i)に示すような信号▲3▼を1FCLK分遅延させた信号▲4▼を出力する。
D-FF66は信号▲1▼のアップエッジ毎に反転するQ出力をセレクト信号▲5▼としてセレクタ72へ出力するので、図8(j)に実線で示すように信号▲5▼がLレベルのときには、セレクタ72は信号▲3▼を選択しY信号として出力し、同図(j)に2点鎖線で示すように信号▲5▼がHレベルのときには、セレクタ72は信号▲4▼を選択しY信号として出力する。
【0038】
(ヘ)Y信号がHレベル(信号▲4▼の出力時)、信号▲1▼及び▲2▼の反転信号がHレベルのときのみナンドゲート73の出力側がLレベルとなり、それ以外のときにはHレベルとなるので、d.VARXは図8(l)に示すようにHレベルを継続する。
また、HWINを1FCLK分遅延させた信号がHレベル、信号▲1▼がHレベル及び信号▲2▼の反転信号がHレベルのときのみナンドゲート74の出力側がLレベルとなり、それ以外のときにはHレベルとなるので、d.REFXは図8(k)に示すようにHレベルを継続する。
また、D-FF69は信号▲1▼の反転信号のアップエッジで信号▲2▼を取り込みQ出力として記憶するとともに、D-FF68のQ出力がLレベルとなったときにリセットされるので、d.GENBは図8(m)に示すようにLレベルを継続する。
また、位相比較期間信号発生回路52は、d.GENBと信号▲1▼の論理和信号をGENBとして出力する。
【0039】
(ト)図6の位相比較器20において、第1、第2、第3D-FF81、82、83は、REF、VAR、VARBのアップエッジでデータ端子のレベルを取り込んでQ1、Q2、Q3出力として記憶し、Q1出力がLレベルで且つQ2出力がHレベルとなった時から第1、第2遅延器93、96の遅延時間(Td1+Td2)経過後にリセットされて初期状態に戻る。
また、第4D-FF97は、オアゲート91を介したQ3出力のアップエッジでデータ端子のHレベル電圧を取り込みQ4出力として記憶するとともに、Q1出力がLレベル、且つQ2出力がHレベルとなったt2時から遅延時間Td1経過後にリセットされて初期状態に戻る。
第1、第2スリーステートバッファ85、86は、第4D-FF97のQ4出力がHレベルの間は活性状態、Lレベルの間は不活性状態となり、活性状態では入力したQ1、Q2出力のH、Lレベルに応じて出力がH、Lレベルとなり、不活性状態では出力がHi-Zとなるので、第1、第2スリーステートバッファ85、86から出力するPh1、Ph2は図8(o)(p)に示すようになる。すなわち、ゲート制御信号(Q4出力)がHレベルとなる開始時期を従来例のt2時より約1CLK分早めて前縁の欠けを防止するとともに、終了時期を遅延時間Td1だけ遅らせて後縁のつぶれを防止できる。このため、第1、第2スリーステートバッファ85、86の誤動作を防止できる。
【0040】
(チ)完全積分ループフィルタ21は、位相比較器20から出力するPh1、Ph2に基づき、REFとVARの位相差に応じた制御電圧を出力する。すなわち、図8(c)(d)に示すように位相差がないときには、同図の(o)(p)に示すようにPh1、Ph2がともにHレベル又はLレベルとなることがないので、同図(q)に示すように、発振周波数を維持するための制御電圧EcoをVCO14へ出力し続ける(ホールド状態)。
このとき、ループフィルタを完全積分ループフィルタ21で構成し、この完全積分ループフィルタ21が、Ph1及びPh2を一方の入力信号、Hレベル基準電圧HrとLレベル基準電圧Lrの分圧電圧を他方の入力信号とし、出力側からVCO14への制御電圧を出力する演算増幅器30を具備し、Ph1とPh2がともにHレベル又はLレベルのときには発振周波数を減少又は増加させるための制御電圧をVCO14へ出力し、Ph1とPh2の一方がHレベル、他方がLレベル、又はともにハイインピーダンスのときには発振周波数を維持させるための制御電圧をVCO14へ出力するので、演算増幅器30での中間電圧からのプラス演算とマイナス演算の電圧レベルを完全にバランスさせ、位相遅れからの引込み応答と位相進みから引込み応答を同じにすることができる。
【0041】
C:つぎに、水平同期信号HDXが欠落した場合(すなわちREFが欠落した場合)の作用を図5、図6及び図9を併用して説明する。
(イ)説明の便宜上、HDXの欠落によりVARに位相同期していたREFが図9(c)に2点鎖線で示すように欠落しているものとする。また、D-FF62のQ端子から出力する信号▲1▼は、同図(b)に示すように、HWINを反転し2FCLK分遅延させた信号なので、t1時にHレベルに変化したものとすると、17FCLK後のt3時にLレベルに変化する。
【0042】
(ロ)図5の欠落補償回路24において、D-FF64がD-FF61のQ出力でリセットされ、REFの欠落でD-FF63のクロック端子がHレベルとならないので、D-FF64のQ端子から出力する信号▲2▼は、t1時より1FCLK前のタイミングでLレベルに変化し、以後これを継続する。
【0043】
(ハ)D-FF53はVARの立上りでHレベル電圧を取り込みQ出力として記憶し、D-FF54は、FCLKの立上りでD-FF53のQ出力を取り込み、Q出力をアップダウンカウンタ55のU/D端子へ出力するので、アップダウンカウンタ55は、図9(g)に示すように、VARが立上るt2時直後に現われるFCLKのタイミングでイネーブル状態となり、つぎのFCLKから計数を開始し信号▲1▼がLレベルに変化するまでアップカウントする。
【0044】
(ニ)t3時に信号▲1▼がLレベルに変化すると、前記Bの(ニ)と同様にしてアップダウンカウンタ55がダウンカウントモードとなって計数値Qcが図9(g)に示すように変化し、計数値Qcが000h(図中の「0」)になるとキャリー端子TCNから出力する信号がLレベルに変化して自己停止する。
【0045】
(ホ)前記Bの(ホ)と同様にして、デコーダ71は図9(h)示すような信号▲3▼を出力し、D-FF65は同図(i)に示すような信号▲4▼を出力する。
また、セレクタ72は、セレクト信号▲5▼のH、Lレベルに応じて信号▲4▼、▲3▼を選択しY信号として出力する。
【0046】
(ヘ)HWINを1FCLK分遅延させた信号がHレベル、信号▲1▼がHレベル及び信号▲2▼の反転信号がHレベルのときのみナンドゲート74の出力側がLレベルとなり、それ以外のときにはHレベルとなるので、d.REFXは図9(k)に示すようにt3時に現われる。このd.REFXは、t3時にLレベルに変化し、t3時から1FCLK経過後にHレベルに戻る。
また、Y信号がHレベル(信号▲4▼の出力時)、信号▲1▼及び▲2▼の反転信号がHレベルのときのみナンドゲート73の出力側がLレベルとなり、それ以外のときにはHレベルとなるので、d.VARXは図9(l)に示すようにt4時に現われる。このd.VARXは、信号▲1▼のLレベル時における信号▲4▼の出現時から1FCLK経過したt4時にLレベルに変化し、t4時から1FCLK経過後にHレベルに戻る。
また、D-FF69は信号▲1▼の反転信号のアップエッジで信号▲2▼の反転信号を取り込みQ出力として記憶するとともに、D-FF68のQ出力がLレベルとなったときにリセットされるので、d.GENBは図9(m)に示すようにt3時にHレベルに変化し、t4時から1FCLK経過したt5時にLレベルに戻る。すなわち、出力許可期間がt3時からt5時までの期間、欠落のないBの場合(図8の場合)より延びる。
【0047】
(ト)図6の位相比較器20において、第1、第2D-FF81、82はd.REFX、d.VARXの出現(Lレベルとなったとき)によりリセット、セットされて初期状態に戻る。
また、第4D-FF97は、オアゲート91を介したQ3出力のアップエッジでデータ端子のHレベル電圧を取り込みQ4出力として記憶するとともに、t5時にリセットされて初期状態に戻る。すなわち、第4D-FF97は、第1D-FF81のQ1出力がLレベルであって、且つd.VARXの出現で第2D-FF82のQ2出力がHレベルに変化したt4時から遅延時間Td1経過後のt5時にリセットされて初期状態に戻る。
前記Bの(ト)と同様にして、第1、第2スリーステートバッファ85、86から出力するPh1、Ph2は図9(o)(p)に示すように変化する。すなわち、t2時からt3時までの期間Taでは、Ph1、Ph2がともにHレベルとなり、t3時からt4時までの期間Tbでは、Ph1、Ph2がともにLレベルとなる。
また、ゲート制御信号(Q4出力)がHレベルとなる開始時期を従来例のt2時より約1クロックCLK分早めるとともに、終了時期を遅延時間Td1だけ遅らせて誤動作を防止できるのも、前記Bの場合と同様である。
【0048】
(チ)完全積分ループフィルタ21は位相比較器20から出力するPh1、Ph2に基づきREFとVARの位相差に応じた制御電圧を出力する。すなわち、図9(o)(p)に示すようにPh1、Ph2がともにHレベルの期間Taでは発振周波数を減少させるための制御電圧EcをVCO14へ出力し、Ph1、Ph2がともにLレベルの期間Tbでは発振周波数を増加させるための制御電圧EcをVCO14へ出力する。
期間Ta、Tbはアップダウンカウンタ55の計数値Qcに依存し、このアップダウンカウンタ55は欠落時の不安定な状態にあるVCO14からのCLKでなく、クロック発生回路25から出力する安定したFCLKを計数するので、期間Taと期間Tbはほぼ同一期間とすることができる。このため、HDXの欠落を補正するためのd.REFXによって付加された制御電圧Ecの減少分が、d.VARXによって付加された制御電圧Ecの増加分によって相殺され、HDXの欠落時においても適切な欠落補償を行うことができ、非常に広い周波数可変域をもつVCO14を使用した場合でも、VCO14の出力側から安定したCLKを供給できる。
また、完全積分ループフィルタ21において、演算増幅器30での中間電圧からのプラス演算とマイナス演算の電圧レベルを完全にバランスさせ、位相遅れからの引込み応答と位相進みから引込み応答を同じにすることができるのも、前記Bの場合と同様である。
【0049】
D:つぎに、水平同期信号HDXの欠落が連続した場合(すなわちREFの欠落が連続した場合)の作用を図5、図6、図9及び図10を併用して説明する。
一般にVAR(CLKに位相同期している)とFCLKの位相が一致しないので、説明の便宜上、VARとFCLKの位相差が図10(c)に示すようにα(1FCLK以下の時間)であるとする。
前記Cの(チ)では、図9(o)(p)に示すように、Ph1、Ph2がともにHレベルの期間Taと、ともにLレベルの期間Tbとがほぼ等しいと説明したが、VARとFCLKの位相が一致しない場合、Ta≠Tbとなる。すなわち、欠落補償回路24においてセレクタ72がなくて信号▲4▼がナンドゲート73に入力するようにした場合には、期間Tbは図9(g)(m)に示すように9FCLK分の期間(以下、単にTb(9)と記述する)となり、信号▲3▼がナンドゲート73に入力するようにした場合には、期間Tbは8FCLK分の期間(以下、単にTb(8)と記述する)となる。一方、期間Taは図9(g)(m)に示すように8FCLK分の期間にαを加えた期間となるので、Tb(8)<Ta<Tb(9)となる。
【0050】
(イ)説明の便宜上、HDXがn(例えばn=4)回連続して欠落し、この連続したn回の欠落時のHWINに対応した信号▲1▼のHレベル期間が、図10(b)に示すように、t1時〜t4時、t6時〜t9時、t11時〜t14時、…であるとし、図5の欠落補償回路24におけるD-FF66のQ出力である信号▲5▼が図10(g)に示すようにt1時にHレベルであるとすると、この信号▲5▼はt6時にLレベル、t11時にHレベル、…と変化する(すなわち、信号▲1▼の立上り時毎にレベルが変化する)。
【0051】
(ロ)セレクタ72は、信号▲5▼のH、Lレベルに応じて信号▲4▼、▲3▼を選択して出力するので、セレクタ72のY出力は、図10(h)に示すように、最初の欠落期間では信号▲4▼となり、次ぎの欠落期間では信号▲3▼となり、その次ぎの欠落期間では信号▲4▼となる(図示省略)。
【0052】
(ハ)前記Cの(ヘ)と同様にして、d.REFXは信号▲1▼の立下がるt4時、t9時、…に現われ、d.VARXはY出力の立下がり時に現われるので、最初の欠落期間ではTa<Tb(9)となり、次ぎの欠落期間ではTa>Tb(8)となり、連続した欠落期間毎にTaとTbの大小が入れ替わる。このため、HDXが連続して欠落した場合でも、Taの累積期間とTbの累積期間の差を小さく(例えばFCLKの半周期以内)に抑えることができる。
【0053】
(ニ)一方、前記Cの(ト)で説明したように、期間TaはVARとd.REFXの位相差(進み位相差)に相当し、第1、第2スリーステートバッファ85、86から出力するPh1、Ph2がともにHレベルとなる期間であり、期間Tbはd.REFXとd.VARXの位相差(遅れ位相差)に相当し、第1、第2スリーステートバッファ85、86から出力するPh1、Ph2がともにLレベルとなる期間である。
したがって、完全積分ループフィルタ21からVCO14へ出力する制御電圧Ecは、期間Taでは発振周波数を減少させるための制御電圧となり、期間Tbでは発振周波数を増加させるための制御電圧となり、Taの累積期間とTbの累積期間はほぼ等しいので、HDXの欠落が連続した場合でも、HDXの欠落を補正するためのd.REFXによって付加された制御電圧Ecの減少分が、d.VARXによって付加された制御電圧Ecの増加分によって相殺される。このため、HDXが連続して欠落した時においても適切な欠落補償を行うことができ、非常に広い周波数可変域をもつVCO14を使用した場合でも、VCO14の出力側から安定したCLKを供給できる。したがって、映像ディジタル処理において処理性能を向上させることができる。
【0054】
前記実施形態例では、HDXの欠落が連続したときに補正誤差が累積するのを防止するために、欠落期間計測部にクロック発生回路から出力するクロックを計数するアップダウンカウンタを設け、補正信号発生部にデコーダ、1クロック遅延器及びセレクタを設けた場合について説明したが、本発明はこれに限るものでなく、連続欠落数にリミットを設け、このリミットを越えた場合に位相比較を完全に停止させるようにしたものについても利用することができる。
【0055】
前記実施形態例では、基準信号と比較信号の位相差が0付近でも位相差と制御電圧の間に良好な直線性が得られるようにするために、ループカウンタがゲートコントロール信号(VARB)も出力するように構成したが、本発明はこれに限るものでなく、ループカウンタを従来例と同様にVCOから出力するクロックの周波数を1/Nに分周し比較信号として位相比較器へフィードバックする構成とし、ゲートコントロール信号の出力を省略した構成のものについても利用することができる。
【0056】
前記実施形態例では、演算増幅器での中間電圧からのプラス演算とマイナス演算の電圧レベルを完全にバランスさせ、位相遅れからの引込み応答と位相進みから引込み応答を同じにするために、ループフィルタを演算増幅器を具備した完全積分ループフィルタで構成したが、本発明はこれに限るものでなく、位相比較器から出力した信号に応じた制御電圧をVCOへ出力するものに利用することができる。
【0057】
前記実施形態例では、第1、第2スリーステートバッファの誤動作を防止するために、位相比較器の制御回路に、第1遅延器の出力信号を設定時間Td2遅延させて第1、第2及び第3D-FFのリセット端子へ出力する第2遅延器を設けたが、本発明はこれに限るものでなく、この第2遅延器を省略し、第1遅延器の出力信号を直接第1、第2及び第3D-FFのリセット端子側へ出力するようにしたものについても利用することができる。
【0058】
前記実施形態例では、スリーステートバッファに供給される位相情報の後縁のつぶれを防止して特性を向上させるために、制御回路をインバータ、オアゲート、アンドゲート、ナンドゲート、第4D-FF及び遅延器で構成した場合について説明したが、本発明はこれに限るものでなく、制御回路を、第1D-FFのQ出力の反転信号と第3D-FFのQ出力との論理和信号に基づいて第1、第2スリーステートバッファを活性状態に制御するとともに、第1D-FFのQ出力と第2D-FFのQ出力の論理積信号に基づいて、第1、第2スリーステートバッファを不活性状態に制御する構成としたものにも利用することができる。
【0059】
前記実施形態例では、欠落補償回路及び位相比較器の構成を簡単にするために、欠落補償回路を欠落期間計測部と補正信号発生部を主体として構成し、位相比較器を第1、第2、第3D-FF、第1、第2スリーステートバッファ及び制御回路で構成した場合について説明したが、本発明はこれに限るものでなく、欠落補償回路が、基準信号の欠落を検出して欠落補正用の第1補正信号と、比較信号と第1補正信号の位相差を相殺するための第2補正信号を出力し、位相比較器が、基準信号と比較信号を比較し位相差に応じた信号と、比較信号と第1補正信号の位相差に応じた信号と、第1補正信号と第2補正信号の位相差に応じた信号とを出力するものについて利用することができる。
【0060】
【発明の効果】
請求項1の発明は、位相比較器、ループフィルタ、VCO及びループカウンタを具備したPLL回路において、予測窓回路及び欠落補償回路を具備し、予測窓回路が予測窓信号を出力しているときに欠落補償回路が基準信号の欠落を検出すると、欠落補正用の第1補正信号と、比較信号と第1補正信号の位相差相殺用の第2補正信号とを出力し、位相比較器が比較信号と第1補正信号の位相差に応じた信号と、第1補正信号と第2補正信号の位相差に応じた信号とを出力するように構成したので、基準信号の欠落に起因してVCOへ供給される制御電圧の乱れが、第1補正信号と第2補正信号の位相差信号に基づいてVCOへ供給される制御電圧で相殺される。このため、基準信号の欠落時においても適切な欠落補償を行うことができ、非常に広い周波数可変域をもつVCOを使用した場合でも安定したクロックを供給できる。したがって、映像ディジタル処理において処理性能を向上させることができる。
【0061】
請求項2の発明は、請求項1の発明において、欠落補償回路を欠落期間計測部と補正信号発生部を主体として構成し、位相比較器を、第1、第2Dフリップフロップ、第1、第2スリーステートバッファ及び制御回路で構成したので、欠落補償回路及び位相比較器の構成を簡単にすることができる。
【0062】
請求項3の発明は、請求項2の発明において、欠落期間計測部にアップダウンカウンタを設け、このアップダウンカウンタが、基準信号の欠落時に不安定になるVCOからのクロックでなくクロック発生回路から出力する安定したクロックを計数するようにしたので、比較信号と第1補正信号の位相差に相当した期間(Ta)と第1補正信号と第2補正信号の位相差に相当した期間(Tb)とをほぼ等しくして、基準信号が欠落したときの補正誤差を少なくすることができる。
【0063】
請求項4の発明は、請求項3の発明において、補正信号発生部に、アップダウンカウンタの計数値が設定値になったことをデコードするデコーダと、このデコーダの出力信号をクロック発生回路から出力するクロックの1クロック分遅延させて出力する1クロック遅延器と、予測窓信号の出力毎にデコーダの出力信号と1クロック遅延器の出力信号を交互に選択して出力するセレクタとを設け、このセレクタの出力信号と予想窓信号と基準信号とに基づいて第2補正信号を出力するようにしたので、基準信号の欠落が連続したときに補正誤差が累積するのを防止することができる。
【0064】
請求項5の発明は、請求項2、3又は4の発明において、ループカウンタを、VCOから出力するクロックを計数するカウンタと、このカウンタの計数値が設定値Nと一致したときにクロックの周波数を1/Nに分周した比較信号を出力するとともに、この比較信号をカウンタのリセット端子に出力する第1一致回路と、カウンタの計数値が設定値(N−1)と一致したときにクロックの周波数を1/Nに分周したゲートコントロール信号を出力する第2一致回路とで構成し、位相比較器に、ゲートコントロール信号をクロック端子入力としHレベル電圧をデータ端子入力とする第3Dフリップフロップを設け、制御回路によって、第1DフリップフロップのQ出力の反転信号と第3DフリップフロップのQ出力との論理和信号に基づいて第1、第2スリーステートバッファを活性状態に制御するようにしたので、スリーステートバッファに供給される位相情報の前縁の欠けを防止して、基準信号と比較信号の位相差が0付近の場合でも位相差と制御電圧の間に良好な直線性を保持することができる。
【0065】
請求項6の発明は、請求項2、3又は4の発明において、制御回路を、第1DフリップフロップのQ出力を反転するインバータと、このインバータの出力信号をクロック端子入力としHレベル電圧をデータ端子入力とし、Q出力を第1、第2スリーステートバッファのゲート信号とする第4Dフリップフロップと、インバータの出力信号と第2DフリップフロップのQ出力との論理積信号を反転して出力するナンドゲートと、このナンドゲートの出力信号を設定時間Td1遅延させて第4Dフリップフロップのリセット端子側へ出力する第1遅延器とで構成したので、スリーステートバッファに供給される位相情報の後縁のつぶれを防止して性能の向上を図ることができる。
【0066】
請求項7の発明は、請求項5の発明において、制御回路を、インバータ、オアゲート、第4Dフリップフロップ、ナンドゲート及び第1遅延器で構成したので、スリーステートバッファに供給される位相情報の後縁のつぶれを防止して性能の向上を図ることができる。
【0067】
請求項8の発明は、請求項6の発明において、制御回路に、第1遅延器の出力信号を設定時間Td2遅延させて第1Dフリップフロップのリセット端子へ出力するとともに、アンドゲートを介して第2Dフリップフロップのリセット端子へ出力する第2遅延器を設け、アンドゲートの他方の入力側に第1補正信号を入力するようにしたので、第1、第2スリーステートバッファの誤動作を防止することができる。
【0068】
請求項9の発明は、請求項7の発明において、制御回路に、第1遅延器の出力信号を設定時間Td2遅延させて第1及び第3Dフリップフロップのリセット端子へ出力するとともに、アンドゲートを介して第2Dフリップフロップのリセット端子へ出力する第2遅延器を設け、アンドゲートの他方の入力側に第1補正信号を入力するようにしたので、第1、第2スリーステートバッファの誤動作を防止することができる。
【0069】
請求項10、11及び12の発明は、請求項2、3、4、5、6、7、8又は9の発明において、ループフィルタを演算増幅器を具備した完全積分ループフィルタで構成し、この演算増幅器の一方の入力側に第1位相差信号及び第2位相差信号を入力し、他方の入力側にHレベル基準電圧とLレベル基準電圧の分圧電圧を入力し、第1位相差信号と第2位相差信号がともにHレベル又はLレベルのときには発振周波数を減少又は増加させるための制御電圧をVCOへ出力し、第1位相差信号と第2位相差信号の一方がHレベル、他方がLレベル、又はともにハイインピーダンスのときには発振周波数を維持させるための制御電圧をVCOへ出力するようにしたので、演算増幅器での中間電圧からのプラス演算とマイナス演算の電圧レベルを完全にバランスさせ、位相遅れからの引込み応答と位相進みから引込み応答を同じにすることができる。
【図面の簡単な説明】
【図1】本発明によるPLL回路の一実施形態例を示すブロック図である。
【図2】図1中の完全積分ループフィルタの回路図である。
【図3】図1中のループカウンタの説明図で、(A)はブロック図、(B)は(A)の作用を説明するタイミングチャートである。
【図4】図1中の予想窓回路のブロック図である。
【図5】図1中の欠落補償回路のブロック図である。
【図6】図1中の位相比較器を示すブロック図である。
【図7】図4の予想窓回路の作用を説明するタイミングチャートである。
【図8】基準信号(REF)が欠落していない場合(すなわち、HDXが欠落していない場合)における本発明の作用を説明するタイミングチャートである。
【図9】基準信号(REF)が欠落した場合(すなわち、HDXが欠落した場合)における本発明の作用を説明するタイミングチャートである。
【図10】基準信号(REF)の欠落が連続した場合(すなわち、HDXの欠落が連続した場合)における本発明の作用を説明するタイミングチャートである。
【図11】従来例のPLL回路を示すブロック図である。
【符号の説明】
10a…入力端子、 13…出力端子、 14…VCO(電圧制御発振器)、20…位相比較器、 21…完全積分ループフィルタ、 22…ループカウンタ、 23…予想窓回路、 24…欠落補償回路、 25…クロック発生回路、26、56、90…インバータ、 30…演算増幅器、 31…カウンタ、 32…第1一致回路、 33…第2一致回路、 35、36…加算器、 37…一致回路、 38、39、53、54、61〜70…D-FF(Dフリップフロップ)、 40…カウンタ、 41、73、74、92…ナンドゲート、 50…欠落期間計測部、 51…補正信号発生部、 52…位相比較期間信号発生部、 55…アップダウンカウンタ、 71…デコーダ、 72…セレクタ、 81…第1D-FF、 82…第2D-FF、 83…第3D-FF、 84…制御回路、 85…第1スリーステートバッファ、 86…第2スリーステートバッファ、 87…第3スリーステートバッファ、 88…第4スリーステートバッファ、 89、95…アンドゲート、 91…オアゲート、 93…第1遅延器、 96…第2遅延器、 97…第4D-FF、 C1〜C3…コンデンサ、 CLK…VCO14から出力するクロック、 DW…検出窓幅、 d.GENB…第3補正信号、 d.REFX…第1補正信号、 d.VARX…第2補正信号、 FCLK…クロック発生回路25から出力するクロック、 GENB…位相比較期間信号、 HDX…水平同期信号、 HCNT…ループカウンタ22の計数値、 Hr…Hレベル基準電圧、 HWIN…予想窓信号、 Lr…Lレベル基準電圧、 Ph1…位相比較器20から出力する第1位相差信号、 Ph2…位相比較器20から出力する第2の位相差信号、 Q1〜Q4…第1〜第4のD-FFのQ出力、 Qc…アップダウンカウンタ55の計数値、 R1〜R5…抵抗、 REF…基準信号(HDXを反転した信号)、 Ta…比較信号と第1補正信号の位相差に相当した期間(Ph1、Ph2がともにHレベルとなる期間)、 Tb、Tb(8)、Tb(9)…第1補正信号と第2補正信号の位相差に相当した期間(Ph1、Ph2がともにLレベルとなる期間)、 Td1、Td2…遅延時間、 VAR…比較信号、 VARB…ゲートコントロール信号、 Hi-Z…ハイインピーダンス。
Claims (12)
- 基準信号と比較信号を比較し位相差に応じた信号を出力する位相比較器と、この位相比較器から出力する信号に応じた制御電圧を出力するループフィルタと、このループフィルタから出力する制御電圧に応じた周波数のクロックを出力する電圧制御発振器と、この電圧制御発振器から出力するクロックの周波数を1/N(Nは整数)に分周し比較信号として前記位相比較器へフィードバックするループカウンタとを具備してなる位相同期ループ回路において、前記基準信号の発生位置を予測する予測窓信号を出力する予測窓回路と、前記予測窓信号出力時における前記基準信号の欠落を検出し、この欠落を補正するための第1補正信号を出力するとともに、前記比較信号と前記第1補正信号の位相差を相殺するための第2補正信号を出力する欠落補償回路とを設け、前記位相比較器は、前記比較信号と前記第1補正信号の位相差に応じた信号を出力するとともに、前記第1補正信号と前記第2補正信号の位相差に応じた信号を出力してなる位相同期ループ回路。
- 欠落補償回路は、予想窓信号と比較信号に基づいて基準信号の欠落期間を計測する欠落期間計測部と、前記予想窓信号と前記基準信号と前記欠落期間計測部の計測値とに基づいて第1、第2補正信号を出力する補正信号発生部とを主体として構成され、位相比較器は、前記基準信号をクロック端子入力としLレベル電圧をデータ端子入力とする第1Dフリップフロップと、前記比較信号をクロック端子入力としHレベル電圧をデータ端子入力とする第2Dフリップフロップと、前記第1DフリップフロップのQ出力を入力として第1位相差信号を出力する第1スリーステートバッファと、前記第2DフリップフロップのQ信号を入力として第2位相差信号を出力する第2スリーステートバッファと、前記第1DフリップフロップのQ出力の反転信号に基づいて前記第1、第2スリーステートバッファを活性状態に制御するとともに、前記第1DフリップフロップのQ出力の反転信号と前記第2DフリップフロップのQ出力の論理積信号の反転信号に基づいて、前記第1、第2スリーステートバッファを不活性状態に制御する制御回路とで構成され、前記第1Dフリップフロップは前記第1補正信号でリセットされ、前記第2Dフリップフロップは前記第2補正信号でセットされてなる請求項1記載の位相同期ループ回路。
- 欠落期間計測部は、クロック発生回路から出力するクロックを計数するとともに、比較信号に基づいてアップカウントし予測窓信号に基づいてダウンカウントするアップダウンカウンタを具備してなる請求項2記載の位相同期ループ回路。
- 補正信号発生部は、アップダウンカウンタの計数値が設定値になったことをデコードするデコーダと、このデコーダの出力信号を前記クロック発生回路から出力するクロックの1クロック分遅延させて出力する1クロック遅延器と、予測窓信号の出力毎に前記デコーダの出力信号と前記1クロック遅延器の出力信号を交互に選択して出力するセレクタとを具備し、このセレクタの出力信号と前記予想窓信号と基準信号とに基づいて第2補正信号を出力してなる請求項3記載の位相同期ループ回路。
- ループカウンタは、第1設定値をデ−タ入力端子への入力とし、電圧制御発振器から出力するクロックを計数して出力し、リップルキャリー端子からの出力を1クロック分遅延させた信号を比較信号として出力するとともにロード端子への入力信号とするカウンタと、このカウンタの計数値が第2設定値と一致したときに一致信号を出力する一致回路と、この一致回路の出力を1クロック分遅延させた信号をゲートコントロール信号とする遅延回路とからなり、位相比較器は、前記ゲートコントロール信号をクロック端子入力としHレベル電圧をデータ端子入力とする第3Dフリップフロップを具備し、制御回路は、第1DフリップフロップのQ出力の反転信号と前記第3DフリップフロップのQ出力との論理和信号に基づいて第1、第2スリーステートバッファを活性状態に制御してなる請求項2、3又は4記載の位相同期ループ回路。
- 制御回路は、第1DフリップフロップのQ出力を反転するインバータと、このインバータの出力信号をクロック端子入力としHレベル電圧をデータ端子入力とし、Q出力を第1、第2スリーステートバッファのゲート信号とする第4Dフリップフロップと、前記インバータの出力信号と第2DフリップフロップのQ出力との論理積信号を反転して出力するナンドゲートと、このナンドゲートの出力信号を設定時間Td1遅延させて前記第4Dフリップフロップのリセット端子側へ出力する第1遅延器とで構成されてなる請求項2、3又は4記載の位相同期ループ回路。
- 制御回路は、第1DフリップフロップのQ出力を反転するインバータと、このインバータの出力信号と第3DフリップフロップのQ出力との論理和信号を出力するオアゲートと、このオアゲートの出力信号をクロック端子入力としHレベル電圧をデータ端子入力とし、Q出力を第1、第2スリーステートバッファのゲート信号とする第4Dフリップフロップと、前記インバータの出力信号と第2DフリップフロップのQ出力との論理積信号を反転して出力するナンドゲートと、このナンドゲートの出力信号を設定時間Td1遅延させて前記第4Dフリップフロップのリセット端子側へ出力する第1遅延器とで構成されてなる請求項5記載の位相同期ループ回路。
- 制御回路は、第1遅延器の出力信号を設定時間Td2遅延させて第1Dフリップフロップのセット端子へ出力するとともに、アンドゲートを介して第2Dフリップフロップのリセット端子へ出力する第2遅延器を具備してなり、前記アンドゲートの他方の入力側に第1補正信号を入力してなる請求項6記載の位相同期ループ回路。
- 制御回路は、第1遅延器の出力信号を設定時間Td2遅延させて第1Dフリップフロップのセット端子及び第3Dフリップフロップのリセット端子へ出力するとともに、アンドゲートを介して第2Dフリップフロップのリセット端子へ出力する第2遅延器を具備してなり、前記アンドゲートの他方の入力側に第1補正信号を入力してなる請求項7記載の位相同期ループ回路。
- ループフィルタは、第1位相差信号及び第2位相差信号を一方の入力信号、Hレベル基準電圧とLレベル基準電圧の分圧電圧を他方の入力信号とし、出力側から電圧制御発振器への制御電圧を出力する演算増幅器を具備した完全積分ループフィルタとしてなり、前記第1位相差信号と前記第2位相差信号がともにHレベル又はLレベルのときには発振周波数を減少又は増加させるための制御電圧を前記電圧制御発振器に出力し、前記第1位相差信号と前記第2位相差信号の一方がHレベル他方がLレベル又はともにハイインピーダンスのときには発振周波数を維持させるための制御電圧を前記電圧制御発振器に出力してなる請求項2、3、4、7、8又は9記載の位相同期ループ回路。
- ループフィルタは、第1位相差信号及び第2位相差信号を一方の入力信号、Hレベル基準電圧とLレベル基準電圧の分圧電圧を他方の入力信号とし、出力側から電圧制御発振器への制御電圧を出力する演算増幅器を具備した完全積分ループフィルタとしてなり、前記第1位相差信号と前記第2位相差信号がともにHレベル又はLレベルのときには発振周波数を減少又は増加させるための制御電圧を前記電圧制御発振器に出力し、前記第1位相差信号と前記第2位相差信号の一方がHレベル他方がLレベル又はともにハイインピーダンスのときには発振周波数を維持させるための制御電圧を前記電圧制御発振器に出力してなる請求項5記載の位相同期ループ回路。
- ループフィルタは、第1位相差信号及び第2位相差信号を一方の入力信号、Hレベル基準電圧とLレベル基準電圧の分圧電圧を他方の入力信号とし、出力側から電圧制御発振器への制御電圧を出力する演算増幅器を具備した完全積分ループフィルタとしてなり、前記第1位相差信号と前記第2位相差信号がともにHレベル又はLレベルのときには発振周波数を減少又は増加させるための制御電圧を前記電圧制御発振器に出力し、前記第1位相差信号と前記第2位相差信号の一方がHレベル他方がLレベル又はともにハイインピーダンスのときには発振周波数を維持させるための制御電圧を前記電圧制御発振器に出力してなる請求項6記載の位相同期ループ回路。
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