JP2877070B2 - クロック生成回路 - Google Patents
クロック生成回路Info
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- Compression Or Coding Systems Of Tv Signals (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、クロック生成回路
に関し、特に、映像あるいは音声を復号化する装置にお
いて基準時刻情報からクロックを生成するクロック生成
回路に関する。
に関し、特に、映像あるいは音声を復号化する装置にお
いて基準時刻情報からクロックを生成するクロック生成
回路に関する。
【０００２】
【従来の技術】従来、映像あるいは音声を復号化する装
置において基準時刻情報からクロックを生成するＰＬＬ
回路構成のクロック生成回路が用いられる。この生成さ
れたクロックは、例えば、音声と映像の同期をとるため
のタイム・スタンプに用いられる。タイム・スタンプと
は、各アクセス・ユニットごとに付けられる復号再生処
理の時刻管理のタグ（札）のようなものである（参照；
「ポイント図解式 最新ＭＰＥＧ教科書」１９９４年８
月１日発行、藤原洋 著／アスキー出版）。
置において基準時刻情報からクロックを生成するＰＬＬ
回路構成のクロック生成回路が用いられる。この生成さ
れたクロックは、例えば、音声と映像の同期をとるため
のタイム・スタンプに用いられる。タイム・スタンプと
は、各アクセス・ユニットごとに付けられる復号再生処
理の時刻管理のタグ（札）のようなものである（参照；
「ポイント図解式 最新ＭＰＥＧ教科書」１９９４年８
月１日発行、藤原洋 著／アスキー出版）。
【０００３】図５に従来技術によるクロック生成回路の
構成例を示す。以下、図５を参照しながら本従来例のク
ロック生成回路によるクロック生成動作について説明す
る。まず、基準時刻情報が与えられ、この値と時刻カウ
ンタ５５のカウント値との間で減算器５１において減算
が行われる。同時に基準時刻情報は時刻カウンタ５５へ
プリセットされ、以後、時刻カウンタ５５は生成クロッ
クによりカウントアップしていく。減算器５１での減算
結果はＤ／Ａ変換器５２によりアナログ信号に変換さ
れ、ローパスフィルタ５３により急峻な変動を抑えてＶ
ＣＯ（電圧制御発振器）５４へエラー電圧として入力さ
れる。ＶＣＯ５４は、このエラー電圧の増減により発振
周波数を増減する。
構成例を示す。以下、図５を参照しながら本従来例のク
ロック生成回路によるクロック生成動作について説明す
る。まず、基準時刻情報が与えられ、この値と時刻カウ
ンタ５５のカウント値との間で減算器５１において減算
が行われる。同時に基準時刻情報は時刻カウンタ５５へ
プリセットされ、以後、時刻カウンタ５５は生成クロッ
クによりカウントアップしていく。減算器５１での減算
結果はＤ／Ａ変換器５２によりアナログ信号に変換さ
れ、ローパスフィルタ５３により急峻な変動を抑えてＶ
ＣＯ（電圧制御発振器）５４へエラー電圧として入力さ
れる。ＶＣＯ５４は、このエラー電圧の増減により発振
周波数を増減する。
【０００４】この構成によると、ＶＣＯ５４の発振周波
数が規定値より低い場合、基準時刻情報に対して時刻カ
ウンタ５５の値が小さくなり、その差が正の値となり、
ＶＣＯ５４へのエラー電圧が上がり、その発振周波数が
高くなる。また、逆にＶＣＯ５４の発振周波数が基準値
より高い場合には、逆の作用によりＶＣＯ５４へのエラ
ー電圧は下がり、その発振周波数は低くなるように動作
する。
数が規定値より低い場合、基準時刻情報に対して時刻カ
ウンタ５５の値が小さくなり、その差が正の値となり、
ＶＣＯ５４へのエラー電圧が上がり、その発振周波数が
高くなる。また、逆にＶＣＯ５４の発振周波数が基準値
より高い場合には、逆の作用によりＶＣＯ５４へのエラ
ー電圧は下がり、その発振周波数は低くなるように動作
する。
【０００５】
【発明が解決しようとする課題】しかしながら、上記の
従来例では、基準時刻情報と時刻カウンタとの値が一致
するとその差は「０」となり、エラー電圧はそのＤ／Ａ
変換値Ｖ0になる。すなわち、ＶＣＯ５４が基準時刻情
報にロックする所定のエラー電圧ＶRを維持することが
できず、必ずＤ／Ａ変換値Ｖ0に落ちてしまう。したが
って、エラー電圧は少なくともＤ／Ａ変換値Ｖ0とエラ
ー電圧ＶRとの間を変動し、生成クロックにジッタを生
じさせる問題点を伴う。
従来例では、基準時刻情報と時刻カウンタとの値が一致
するとその差は「０」となり、エラー電圧はそのＤ／Ａ
変換値Ｖ0になる。すなわち、ＶＣＯ５４が基準時刻情
報にロックする所定のエラー電圧ＶRを維持することが
できず、必ずＤ／Ａ変換値Ｖ0に落ちてしまう。したが
って、エラー電圧は少なくともＤ／Ａ変換値Ｖ0とエラ
ー電圧ＶRとの間を変動し、生成クロックにジッタを生
じさせる問題点を伴う。
【０００６】本発明は、ジッタを生ずることなくクロッ
クを生成することが可能なクロック生成回路を提供する
ことを目的とする。
クを生成することが可能なクロック生成回路を提供する
ことを目的とする。
【０００７】
【課題を解決するための手段】かかる目的を達成するた
め、本発明のクロック生成回路は、外部から与えられる
基準時刻情報に基づく所定のクロック信号を生成して出
力するクロック生成回路であり、クロック信号を出力す
る電圧制御発振器と、基準時刻情報をプリセットしクロ
ック信号により時刻をカウントするカウンタと、基準時
刻情報からカウントした数値を減算する減算器と、当該
時刻より前の時刻におけるクロック信号のエラー値と減
算器の減算結果とを加算する加算器と、この加算した結
果を新たなエラー値として記憶する記憶器と、エラー値
をアナログ信号に変換するＤ／Ａ変換器とを有し、この
Ｄ／Ａ変換器の出力値により電圧制御発振器が出力する
クロック信号の出力を制御することを特徴としている。
め、本発明のクロック生成回路は、外部から与えられる
基準時刻情報に基づく所定のクロック信号を生成して出
力するクロック生成回路であり、クロック信号を出力す
る電圧制御発振器と、基準時刻情報をプリセットしクロ
ック信号により時刻をカウントするカウンタと、基準時
刻情報からカウントした数値を減算する減算器と、当該
時刻より前の時刻におけるクロック信号のエラー値と減
算器の減算結果とを加算する加算器と、この加算した結
果を新たなエラー値として記憶する記憶器と、エラー値
をアナログ信号に変換するＤ／Ａ変換器とを有し、この
Ｄ／Ａ変換器の出力値により電圧制御発振器が出力する
クロック信号の出力を制御することを特徴としている。
【０００８】さらに、上記のクロック生成回路へは、タ
イミング信号が外部から与えられ、このタイミング信号
に基づき時刻のタイミングをとるとよい。
イミング信号が外部から与えられ、このタイミング信号
に基づき時刻のタイミングをとるとよい。
【０００９】なおさらに、クロック生成回路は、Ｄ／Ａ
変換器と電圧制御発振器との間にローパスフィルタが設
けられ、Ｄ／Ａ変換器の出力値を平滑化して電圧制御発
振器へ入力するとよい。
変換器と電圧制御発振器との間にローパスフィルタが設
けられ、Ｄ／Ａ変換器の出力値を平滑化して電圧制御発
振器へ入力するとよい。
【００１０】
【発明の実施の形態】次に添付図面を参照して本発明に
よるクロック生成回路の実施の形態を詳細に説明する。
図１を参照すると本発明のクロック生成回路の一実施形
態が示されている。
よるクロック生成回路の実施の形態を詳細に説明する。
図１を参照すると本発明のクロック生成回路の一実施形
態が示されている。
【００１１】本実施形態のクロック生成回路は、外部か
ら与えられる基準時刻情報をプリセットし、本回路によ
り生成したクロックにより時刻をカウントするカウンタ
１と、そのカウント値と与えられた基準時刻情報とを減
算する減算器２と、その減算結果と過去のエラー値とを
加算する加算器３と、加算した結果を新たなエラー値と
して記憶する記憶器であるラッチ４と、エラー値をＤ／
Ａ変換してエラー電圧とするＤ／Ａ変換器５と、エラー
電圧により発振周波数が変化する電圧制御発振器６と加
算器７とを有して構成される。
ら与えられる基準時刻情報をプリセットし、本回路によ
り生成したクロックにより時刻をカウントするカウンタ
１と、そのカウント値と与えられた基準時刻情報とを減
算する減算器２と、その減算結果と過去のエラー値とを
加算する加算器３と、加算した結果を新たなエラー値と
して記憶する記憶器であるラッチ４と、エラー値をＤ／
Ａ変換してエラー電圧とするＤ／Ａ変換器５と、エラー
電圧により発振周波数が変化する電圧制御発振器６と加
算器７とを有して構成される。
【００１２】上記の各構成において、カウンタ１は、外
部から与えられる基準時刻情報をタイミング信号により
プリセットし、生成クロックによりカウントアップする
計数器である。減算器２は、基準時刻情報からカウンタ
１の出力するカウント数値を減算する演算器である。
部から与えられる基準時刻情報をタイミング信号により
プリセットし、生成クロックによりカウントアップする
計数器である。減算器２は、基準時刻情報からカウンタ
１の出力するカウント数値を減算する演算器である。
【００１３】加算器３は、減算器２での減算結果と記憶
器４に記憶されている値とを加算する演算器である。ラ
ッチ４は、加算器３での加算結果をタイミング信号によ
り記憶するラッチ回路である。Ｄ／Ａ変換器５は、ラッ
チ４に記憶されたデジタル値をアナログの電圧信号に変
換する信号変換回路である。電圧制御発振器６は、Ｄ／
Ａ変換器５の出力する電圧信号により発振周波数が制御
される発振器である。加算器７は、基準時刻情報に１を
加えるインクリメント演算器である。
器４に記憶されている値とを加算する演算器である。ラ
ッチ４は、加算器３での加算結果をタイミング信号によ
り記憶するラッチ回路である。Ｄ／Ａ変換器５は、ラッ
チ４に記憶されたデジタル値をアナログの電圧信号に変
換する信号変換回路である。電圧制御発振器６は、Ｄ／
Ａ変換器５の出力する電圧信号により発振周波数が制御
される発振器である。加算器７は、基準時刻情報に１を
加えるインクリメント演算器である。
【００１４】上記のように構成される本実施形態のクロ
ック生成回路は、所定の時に与えられた基準時刻情報が
時刻カウンタ１にプリセットされる。所定時以後は、本
回路で生成したクロックでカウントアップしていく。次
に再び基準時刻情報が与えられると、その値と時刻カウ
ンタ１との差が減算器２により計算される。この減算結
果はラッチ４に保持されていたエラー値と加算器３によ
り加算され、新たなエラー値としてラッチ４に保持され
る。ラッチ４に保持されたエラー値はＤ／Ａ変換器５で
エラー電圧に変換され、電圧制御発振器６の発振周波数
を制御し、クロックを生成する。
ック生成回路は、所定の時に与えられた基準時刻情報が
時刻カウンタ１にプリセットされる。所定時以後は、本
回路で生成したクロックでカウントアップしていく。次
に再び基準時刻情報が与えられると、その値と時刻カウ
ンタ１との差が減算器２により計算される。この減算結
果はラッチ４に保持されていたエラー値と加算器３によ
り加算され、新たなエラー値としてラッチ４に保持され
る。ラッチ４に保持されたエラー値はＤ／Ａ変換器５で
エラー電圧に変換され、電圧制御発振器６の発振周波数
を制御し、クロックを生成する。
【００１５】もし、時刻カウンタ１が基準時刻情報より
遅れている場合、つまり生成クロックの周波数が規定値
より低い場合には、減算器２での減算結果が正の値にな
り、加算器３でラッチ４に保持されているエラー値を増
加させる。したがって、電圧制御発振器６に与えている
エラー電圧が増加し発振周波数が高くなる。時刻カウン
タ１が基準時刻情報より進んでいる場合、つまり生成ク
ロックの周波数が基準値より高い場合には、逆の作用に
より発振周波数を低くするように働く。
遅れている場合、つまり生成クロックの周波数が規定値
より低い場合には、減算器２での減算結果が正の値にな
り、加算器３でラッチ４に保持されているエラー値を増
加させる。したがって、電圧制御発振器６に与えている
エラー電圧が増加し発振周波数が高くなる。時刻カウン
タ１が基準時刻情報より進んでいる場合、つまり生成ク
ロックの周波数が基準値より高い場合には、逆の作用に
より発振周波数を低くするように働く。
【００１６】ここで、本実施形態の特徴となる時刻カウ
ンタ１が基準時刻情報と一致している場合を考察する。
発振周波数が基準値と一致する場合、減算器２での減算
結果が「０」になり、ラッチ４に保持されているエラー
値との加算に影響を与えない。したがって、エラー電圧
に変動がなく、時刻カウンタ１が基準時刻情報にロック
している状態を維持でき、ジッタを生ずることがない。
ンタ１が基準時刻情報と一致している場合を考察する。
発振周波数が基準値と一致する場合、減算器２での減算
結果が「０」になり、ラッチ４に保持されているエラー
値との加算に影響を与えない。したがって、エラー電圧
に変動がなく、時刻カウンタ１が基準時刻情報にロック
している状態を維持でき、ジッタを生ずることがない。
【００１７】次に本発明の実施の形態の動作について、
図１とともに図２を参照しながら詳細に説明する。ま
ず、図２の（１）のタイミングで基準時刻情報が与えら
れる。この例では、その値を「２０」とする。この時の
カウンタ１によるカウント値を「１０」とする。すなわ
ち、生成クロックが基準時刻情報より遅れている例であ
る。この場合、減算器２による減算結果は、２０−１０
＝１０、の「１０」になる。この時までのラッチ４によ
る記憶内容が「１００」とすれば、加算器７による加算
結果は「１１０」になり、新たな記憶内容としてタイミ
ング信号に同期してラッチ４に記憶される。同じタイミ
ングで基準時刻情報に「１」を加えた値がカウンタ１に
プリセットされる。ラッチ４に記憶された内容は、Ｄ／
Ａ変換器５によりエラー電圧に変換される。
図１とともに図２を参照しながら詳細に説明する。ま
ず、図２の（１）のタイミングで基準時刻情報が与えら
れる。この例では、その値を「２０」とする。この時の
カウンタ１によるカウント値を「１０」とする。すなわ
ち、生成クロックが基準時刻情報より遅れている例であ
る。この場合、減算器２による減算結果は、２０−１０
＝１０、の「１０」になる。この時までのラッチ４によ
る記憶内容が「１００」とすれば、加算器７による加算
結果は「１１０」になり、新たな記憶内容としてタイミ
ング信号に同期してラッチ４に記憶される。同じタイミ
ングで基準時刻情報に「１」を加えた値がカウンタ１に
プリセットされる。ラッチ４に記憶された内容は、Ｄ／
Ａ変換器５によりエラー電圧に変換される。
【００１８】ラッチ４による記憶内容が「１００」から
「１１０」に増加したため、エラー電圧も増加する。つ
まり、電圧制御発振器の発振周波数を高くするようには
たらく。次に、図２の（２）のタイミングにおいて新し
い基準時刻情報が与えられ、その値が「３０」とする。
この時の生成クロックは、（１）の時より周波数が高く
なっているため、カウンタによるカウント値は、基準時
刻情報より「５」だけ低い「２５」になっているものと
仮定する。すると、減算器２による減算結果は「５」に
なり、加算器３による加算結果は「１１５」になり、さ
らにＤ／Ａ変換後のエラー電圧を上昇させ、電圧制御発
振器６の発振周波数を高くする。
「１１０」に増加したため、エラー電圧も増加する。つ
まり、電圧制御発振器の発振周波数を高くするようには
たらく。次に、図２の（２）のタイミングにおいて新し
い基準時刻情報が与えられ、その値が「３０」とする。
この時の生成クロックは、（１）の時より周波数が高く
なっているため、カウンタによるカウント値は、基準時
刻情報より「５」だけ低い「２５」になっているものと
仮定する。すると、減算器２による減算結果は「５」に
なり、加算器３による加算結果は「１１５」になり、さ
らにＤ／Ａ変換後のエラー電圧を上昇させ、電圧制御発
振器６の発振周波数を高くする。
【００１９】このように生成クロックの発振周波数を高
くしていった結果、基準時刻情報と同期がとれた例が図
２の（３）である。ここでは、基準時刻情報として「４
０」が与えられたとき、カウンタ１によるカウント値も
同じ「４０」を示している例である。この時の減算器２
による減算結果は「０」になり、加算器３による加算結
果は、ラッチ４による記憶内容と変わらず「１１５」の
ままである。したがって、電圧制御発振器６に与えるエ
ラー電圧に変化はなく、生成クロックの周波数を維持で
きる。図２の（４）の例も継続して基準時刻情報と生成
クロックの同期がとれている例である。
くしていった結果、基準時刻情報と同期がとれた例が図
２の（３）である。ここでは、基準時刻情報として「４
０」が与えられたとき、カウンタ１によるカウント値も
同じ「４０」を示している例である。この時の減算器２
による減算結果は「０」になり、加算器３による加算結
果は、ラッチ４による記憶内容と変わらず「１１５」の
ままである。したがって、電圧制御発振器６に与えるエ
ラー電圧に変化はなく、生成クロックの周波数を維持で
きる。図２の（４）の例も継続して基準時刻情報と生成
クロックの同期がとれている例である。
【００２０】このように、本発明のクロック生成回路に
よれば、基準時刻情報と生成クロックの同期がとれた場
合には、電圧制御発振器に与えるエラー電圧を一定に保
つことができ、結果としてエラー電圧変動による生成ク
ロックに含まれるジッタをなくすことができる。
よれば、基準時刻情報と生成クロックの同期がとれた場
合には、電圧制御発振器に与えるエラー電圧を一定に保
つことができ、結果としてエラー電圧変動による生成ク
ロックに含まれるジッタをなくすことができる。
【００２１】次に、本発明の実施例について図面を参照
して詳細に説明する。図３を参照すると、本発明の実施
例は、外部から与えられる基準時刻情報に「１」を加え
る加算器３１と、外部から与えられるストローブ信号に
より加算器３１の出力する値をプリセットし、生成クロ
ックによりカウントアップしていく時刻カウンタ３２
と、基準時刻情報から時刻カウンタ３２の出力する値を
減算する減算器３３と、減算器３３の出力値と後段のラ
ッチの出力値とを加算する加算器３４と、加算器３４の
出力を外部からのストローブ信号のタイミングで取り込
んで保持するラッチ３５と、ラッチ３５の出力値をＤ／
Ａ変換して電圧信号にするＤ／Ａ変換器３６と、Ｄ／Ａ
変換された電圧信号の低周波成分のみを通すローパスフ
ィルタ３７と、ローパスフィルタ３７を通った信号によ
り発振周波数制御を受ける電圧制御水晶発振器（ＶＣＸ
Ｏ）３８とから構成される。
して詳細に説明する。図３を参照すると、本発明の実施
例は、外部から与えられる基準時刻情報に「１」を加え
る加算器３１と、外部から与えられるストローブ信号に
より加算器３１の出力する値をプリセットし、生成クロ
ックによりカウントアップしていく時刻カウンタ３２
と、基準時刻情報から時刻カウンタ３２の出力する値を
減算する減算器３３と、減算器３３の出力値と後段のラ
ッチの出力値とを加算する加算器３４と、加算器３４の
出力を外部からのストローブ信号のタイミングで取り込
んで保持するラッチ３５と、ラッチ３５の出力値をＤ／
Ａ変換して電圧信号にするＤ／Ａ変換器３６と、Ｄ／Ａ
変換された電圧信号の低周波成分のみを通すローパスフ
ィルタ３７と、ローパスフィルタ３７を通った信号によ
り発振周波数制御を受ける電圧制御水晶発振器（ＶＣＸ
Ｏ）３８とから構成される。
【００２２】次に図３の実施例の動作について、図４を
参照しながら詳細に説明する。まず、図４の（１）のタ
イミングで基準時刻情報が与えられる。この例では、そ
の値を「１００」とする。この時の時刻カウンタの値を
「１１０」とする。すなわち、生成クロックが基準時刻
情報より進んでいる例である。この場合、減算器３３で
の減算結果は、「−１０」になる。この時までのラッチ
３５の保持内容が「１００」とすれば、加算器３４によ
る加算結果は、「９０」になり、新たな記憶内容として
タイミング信号に同期してラッチ３５に保持される。同
じタイミングで基準時刻情報に「１」を加えた値が時刻
カウンタ３２にプリセットされる。ラッチ３５に保持さ
れた内容は、Ｄ／Ａ変換器３６により電圧信号に変換さ
れ、ローパスフィルタ３７で急峻な変化を抑えられてＶ
ＣＸＯ３８に与えるエラー電圧となる。
参照しながら詳細に説明する。まず、図４の（１）のタ
イミングで基準時刻情報が与えられる。この例では、そ
の値を「１００」とする。この時の時刻カウンタの値を
「１１０」とする。すなわち、生成クロックが基準時刻
情報より進んでいる例である。この場合、減算器３３で
の減算結果は、「−１０」になる。この時までのラッチ
３５の保持内容が「１００」とすれば、加算器３４によ
る加算結果は、「９０」になり、新たな記憶内容として
タイミング信号に同期してラッチ３５に保持される。同
じタイミングで基準時刻情報に「１」を加えた値が時刻
カウンタ３２にプリセットされる。ラッチ３５に保持さ
れた内容は、Ｄ／Ａ変換器３６により電圧信号に変換さ
れ、ローパスフィルタ３７で急峻な変化を抑えられてＶ
ＣＸＯ３８に与えるエラー電圧となる。
【００２３】ラッチ３５の保持内容が「１００」から
「９０」に減少したため、エラー電圧も減少する。つま
り、ＶＣＸＯ３８の発振周波数を低くするようにはたら
く。次に、図４の（２）のタイミングにおいて新しい基
準時刻情報が与えられ、その値が「２００」とする。こ
の時の生成クロックは、（１）の時より周波数が低くな
っているため、時刻カウンタは、基準時刻情報より
「５」だけ高い「２０５」になっているものと仮定す
る。すると、減算器３３による減算結果は「−５」にな
り、加算器３４による加算結果は「８５」になり、さら
にＤ／Ａ変換後のエラー電圧を減少させ、ＶＣＸＯの発
振周波数を低くする。このように生成クロックの発振周
波数を低くしていった結果、基準時刻情報と同期がとれ
た例が、図４の（３）である。
「９０」に減少したため、エラー電圧も減少する。つま
り、ＶＣＸＯ３８の発振周波数を低くするようにはたら
く。次に、図４の（２）のタイミングにおいて新しい基
準時刻情報が与えられ、その値が「２００」とする。こ
の時の生成クロックは、（１）の時より周波数が低くな
っているため、時刻カウンタは、基準時刻情報より
「５」だけ高い「２０５」になっているものと仮定す
る。すると、減算器３３による減算結果は「−５」にな
り、加算器３４による加算結果は「８５」になり、さら
にＤ／Ａ変換後のエラー電圧を減少させ、ＶＣＸＯの発
振周波数を低くする。このように生成クロックの発振周
波数を低くしていった結果、基準時刻情報と同期がとれ
た例が、図４の（３）である。
【００２４】ここでは、基準時刻情報として「３００」
が与えられたとき、時刻カウンタ３２も同じ「３００」
を示している例である。この時の減算器３３による減算
結果は「０」になり、加算器３４による加算結果は、ラ
ッチ３５の保持内容と変わらず「８５」のままである。
したがって、ＶＣＸＯに与えるエラー電圧に変化はな
く、生成クロックの周波数を維持できる。
が与えられたとき、時刻カウンタ３２も同じ「３００」
を示している例である。この時の減算器３３による減算
結果は「０」になり、加算器３４による加算結果は、ラ
ッチ３５の保持内容と変わらず「８５」のままである。
したがって、ＶＣＸＯに与えるエラー電圧に変化はな
く、生成クロックの周波数を維持できる。
【００２５】このように、本発明のクロック生成回路に
よれば、基準時刻情報と生成クロックの同期がとれた場
合には、ＶＣＸＯに与えるエラー電圧を一定に保つこと
ができ、結果としてエラー電圧変動による生成クロック
に含まれるジッタをなくすことができる。
よれば、基準時刻情報と生成クロックの同期がとれた場
合には、ＶＣＸＯに与えるエラー電圧を一定に保つこと
ができ、結果としてエラー電圧変動による生成クロック
に含まれるジッタをなくすことができる。
【００２６】尚、上述の実施形態は本発明の好適な実施
の一例ではあるがこれに限定されるものではなく、本発
明の要旨を逸脱しない範囲において種々変形実施可能で
ある。
の一例ではあるがこれに限定されるものではなく、本発
明の要旨を逸脱しない範囲において種々変形実施可能で
ある。
【００２７】
【発明の効果】以上の説明より明かなように、本発明の
クロック生成回路は、外部から入力される基準時刻情報
をプリセットし出力信号をフィードバックしたクロック
信号により時刻をカウントする。基準時刻情報からカウ
ントした数値を減算し、当該時刻より前の時刻における
クロック信号のエラー値と減算した結果とを加算する。
この加算した結果を新たなエラー値として記憶し、エラ
ー値をアナログ信号に変換し、このＤ／Ａ変換後の出力
値により出力するクロック信号の出力を制御する。
クロック生成回路は、外部から入力される基準時刻情報
をプリセットし出力信号をフィードバックしたクロック
信号により時刻をカウントする。基準時刻情報からカウ
ントした数値を減算し、当該時刻より前の時刻における
クロック信号のエラー値と減算した結果とを加算する。
この加算した結果を新たなエラー値として記憶し、エラ
ー値をアナログ信号に変換し、このＤ／Ａ変換後の出力
値により出力するクロック信号の出力を制御する。
【００２８】この構成によれば、基準時刻情報と生成す
るクロックとの同期をとる上で、クロック信号の出力を
制御するために与えるエラー電圧を一定に保つことがで
きる。この結果としてエラー電圧変動による生成するク
ロックに含まれるジッタをなくすことが可能となる。そ
れは、外部から与えられる基準時刻情報と、本構成によ
る時刻カウンタの値が一致したときに、その時点でのク
ロック生成のために与えるエラー値を維持するように回
路が作動するからである。
るクロックとの同期をとる上で、クロック信号の出力を
制御するために与えるエラー電圧を一定に保つことがで
きる。この結果としてエラー電圧変動による生成するク
ロックに含まれるジッタをなくすことが可能となる。そ
れは、外部から与えられる基準時刻情報と、本構成によ
る時刻カウンタの値が一致したときに、その時点でのク
ロック生成のために与えるエラー値を維持するように回
路が作動するからである。
【図１】本発明のクロック生成回路の実施の形態を示す
ブロック図である。
ブロック図である。
【図２】図１の回路の動作を示すタイムチャートであ
る。
る。
【図３】本発明の実施例を示すブロック図である。
【図４】図３の回路の動作を示すタイムチャートであ
る。
る。
【図５】従来のクロック生成回路の構成例を示すブロッ
ク図である。
ク図である。
１ カウンタ ２、３３ 減算器 ３、３１、３４ 加算器 ４、３５ ラッチ ５、３６ Ｄ／Ａ変換器 ６ 電圧制御発振器 ７ 加算器 ３２ 時刻カウンタ ３７ ローパスフィルタ ３８ 電圧制御水晶発振器
Claims (3)
- 【請求項１】 外部から与えられる基準時刻情報に基づ
く所定のクロック信号を生成して出力するクロック生成
回路において、 前記クロック信号を出力する電圧制御発振器と、 前記基準時刻情報をプリセットし前記クロック信号によ
り時刻をカウントするカウンタと、 前記基準時刻情報から前記カウントした数値を減算する
減算器と、 当該時刻より前の時刻における前記クロック信号のエラ
ー値と前記減算器の減算結果とを加算する加算器と、 該加算した結果を新たなエラー値として記憶する記憶器
と、 前記エラー値をアナログ信号に変換するＤ／Ａ変換器と
を有し、 該Ｄ／Ａ変換器の出力値により前記電圧制御発振器が出
力する前記クロック信号の出力を制御することを特徴と
するクロック生成回路。 - 【請求項２】 前記クロック生成回路へは、さらに、タ
イミング信号が外部から与えられ、該タイミング信号に
基づき前記時刻のタイミングをとることを特徴とする請
求項１記載のクロック生成回路。 - 【請求項３】 前記クロック生成回路は、さらに、前記
Ｄ／Ａ変換器と前記電圧制御発振器との間にローパスフ
ィルタが設けられ、前記Ｄ／Ａ変換器の出力値を平滑化
して前記電圧制御発振器へ入力されることを特徴とする
請求項１または２記載のクロック生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11353896A JP2877070B2 (ja) | 1996-05-08 | 1996-05-08 | クロック生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11353896A JP2877070B2 (ja) | 1996-05-08 | 1996-05-08 | クロック生成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09298463A JPH09298463A (ja) | 1997-11-18 |
| JP2877070B2 true JP2877070B2 (ja) | 1999-03-31 |
Family
ID=14614867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11353896A Expired - Fee Related JP2877070B2 (ja) | 1996-05-08 | 1996-05-08 | クロック生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2877070B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7027424B1 (en) | 2000-05-24 | 2006-04-11 | Vtech Communications, Ltd. | Method for avoiding interference in a digital communication system |
| GB2401764B (en) * | 2001-01-03 | 2005-06-29 | Vtech Communications Ltd | System clock synchronisation using phase-locked loop |
| GB0100094D0 (en) | 2001-01-03 | 2001-02-14 | Vtech Communications Ltd | System clock synchronisation using phased-lock loop |
| US7693488B2 (en) | 2004-09-30 | 2010-04-06 | Vtech Telecommunications Limited | System and method for asymmetric enhanced mode operation in a digital communication system |
-
1996
- 1996-05-08 JP JP11353896A patent/JP2877070B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09298463A (ja) | 1997-11-18 |
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Legal Events
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