JP2822403B2 - プリアンブル検出回路 - Google Patents
プリアンブル検出回路Info
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- JP2822403B2 JP2822403B2 JP29167588A JP29167588A JP2822403B2 JP 2822403 B2 JP2822403 B2 JP 2822403B2 JP 29167588 A JP29167588 A JP 29167588A JP 29167588 A JP29167588 A JP 29167588A JP 2822403 B2 JP2822403 B2 JP 2822403B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、プリアンブル検出回路、特に磁気デイス
ク装置に好適なプリアンブル検出回路に関する。
ク装置に好適なプリアンブル検出回路に関する。
この発明は、プリアンブル検出回路に於いて、基本ク
ロックにより再生データをサンプリングする第１のサン
プリング回路と、基本クロックの反転信号により再生デ
ータをサンプリングする第２のサンプリング回路と、基
本クロックをカウントし第１のサンプリング回路の出力
によりクリアされる第１のカウンタと、基本クロックの
反転信号をカウントし第２のサンプリング回路の出力に
よりクリアされる第２のカウンタと、基本クロックをカ
ウントし、第１及び、第２のカウンタの出力が共にＮ以
上になった時に、クリアされる第３のカウンタとからな
り、第３のカウンタの出力がＭ以上になった時に、プリ
アンブル検出出力を発生するようにしたことにより、部
品の精度のバラツキ、温度特性等の影響を考慮する必要
がなく、また、基本クロックの周期を可変にできるよう
にしたものである。
ロックにより再生データをサンプリングする第１のサン
プリング回路と、基本クロックの反転信号により再生デ
ータをサンプリングする第２のサンプリング回路と、基
本クロックをカウントし第１のサンプリング回路の出力
によりクリアされる第１のカウンタと、基本クロックの
反転信号をカウントし第２のサンプリング回路の出力に
よりクリアされる第２のカウンタと、基本クロックをカ
ウントし、第１及び、第２のカウンタの出力が共にＮ以
上になった時に、クリアされる第３のカウンタとからな
り、第３のカウンタの出力がＭ以上になった時に、プリ
アンブル検出出力を発生するようにしたことにより、部
品の精度のバラツキ、温度特性等の影響を考慮する必要
がなく、また、基本クロックの周期を可変にできるよう
にしたものである。
磁気デイスクでは、通常、１トラックが複数のセクタ
ーに分割されており、各セクターは、IDと、データとか
ら構成される。この各ID、データの先頭には、プリアン
ブルと呼ばれ、基本クロックの周期の整数倍（Ｎ倍）の
周期を有するパルス列が記録されている。このプリアン
ブルによって、データセパレータ内のPLLがロックさ
れ、IDまたはデータに周期するクロックがVCOによって
形成される。
ーに分割されており、各セクターは、IDと、データとか
ら構成される。この各ID、データの先頭には、プリアン
ブルと呼ばれ、基本クロックの周期の整数倍（Ｎ倍）の
周期を有するパルス列が記録されている。このプリアン
ブルによって、データセパレータ内のPLLがロックさ
れ、IDまたはデータに周期するクロックがVCOによって
形成される。
磁気デイスクにおけるセクターを、リード／ライトす
るためには、プリアンブルを再生し検出しなければなら
ない。プリアンブルの検出の一例として、プリアンブル
の再生信号が一定間隔のパターンであることを利用する
ものがある。即ち、ローリードデータシグナル（Raw Re
ad Data Signal:データセパレータに入る前の信号）か
ら再生信号の間隔を推定し、プリアンブルと同じ間隔を
持つと推定される再生信号が或る一定数、繰返された場
合にプリアンブルと判断するものである。
るためには、プリアンブルを再生し検出しなければなら
ない。プリアンブルの検出の一例として、プリアンブル
の再生信号が一定間隔のパターンであることを利用する
ものがある。即ち、ローリードデータシグナル（Raw Re
ad Data Signal:データセパレータに入る前の信号）か
ら再生信号の間隔を推定し、プリアンブルと同じ間隔を
持つと推定される再生信号が或る一定数、繰返された場
合にプリアンブルと判断するものである。
プリアンブルの検出を行う従来技術の一例が、第５図
及び第６図に示されている。
及び第６図に示されている。
第５図に示されるように、端子25からリトリガブルワ
ンショットマルチバイブレータ26〔以下、マルチバイブ
レータと略称す〕に再生信号ＳPBが供給される。このマ
ルチバイブレータ26には、抵抗28、コンデンサ29が外付
けされている。即ち、抵抗28の一端側が電源電圧＋Vsの
加えられる端子27に接続され、抵抗28の他端側は、マル
チバイブレータ26、及びコンデンサ29の一端側に接続さ
れ、そしてコンデンサ29の他端側がアースされている。
この抵抗28、コンデンサ29によりホールド時間が（Ｎ＋
0.5）×Ｔに設定されている。尚、明細書中、Ｔは基本
クロックの周期、NTはプリアンブルの再生信号ＳPBの周
期を表し、そしてＮは、例えば３とされている。
ンショットマルチバイブレータ26〔以下、マルチバイブ
レータと略称す〕に再生信号ＳPBが供給される。このマ
ルチバイブレータ26には、抵抗28、コンデンサ29が外付
けされている。即ち、抵抗28の一端側が電源電圧＋Vsの
加えられる端子27に接続され、抵抗28の他端側は、マル
チバイブレータ26、及びコンデンサ29の一端側に接続さ
れ、そしてコンデンサ29の他端側がアースされている。
この抵抗28、コンデンサ29によりホールド時間が（Ｎ＋
0.5）×Ｔに設定されている。尚、明細書中、Ｔは基本
クロックの周期、NTはプリアンブルの再生信号ＳPBの周
期を表し、そしてＮは、例えば３とされている。
例えば、第６図Ａに示されるような間隔の再生信号Ｓ
PBが供給されると、第１番目の再生信号ＳPBによりマル
チバイブレータ26は、第６図Ｂに示されるように、立上
がり、ハイレベルの信号S0を出力する。再生信号ＳPBの
間隔が第６図Ｂに示されるようにホールド時間を超える
場合（4Tの部分）、マルチバイブレータ26からの信号S0
はローレベルに立下がる。ローレベルの信号S0が、マル
チバイブレータ26からカウンタ30のリセット端子に供給
され、カウンタ30がリセットされる。そして、リセット
後にカウンタ30は端子31から供給される基本クロックCL
Kの計数を開始し、計数値ｍが比較回路32に供給され
る。計数値ｍが、比較回路32に於いて、予め設定されて
いる値Ｍと比較され、ｍ≧Ｍになった時点で、プリアン
ブル検出信号ＳPAが出力され、端子33から取出される。
PBが供給されると、第１番目の再生信号ＳPBによりマル
チバイブレータ26は、第６図Ｂに示されるように、立上
がり、ハイレベルの信号S0を出力する。再生信号ＳPBの
間隔が第６図Ｂに示されるようにホールド時間を超える
場合（4Tの部分）、マルチバイブレータ26からの信号S0
はローレベルに立下がる。ローレベルの信号S0が、マル
チバイブレータ26からカウンタ30のリセット端子に供給
され、カウンタ30がリセットされる。そして、リセット
後にカウンタ30は端子31から供給される基本クロックCL
Kの計数を開始し、計数値ｍが比較回路32に供給され
る。計数値ｍが、比較回路32に於いて、予め設定されて
いる値Ｍと比較され、ｍ≧Ｍになった時点で、プリアン
ブル検出信号ＳPAが出力され、端子33から取出される。
上述したような従来の技術にあっては、マルチバイブ
レータ26のホールド時間を正確に設定するため、比較的
高い精度の抵抗28とコンデンサ29を外付けしなければな
らず、部品の精度のバラツキを十分に考慮しなければな
らないという問題点があった。
レータ26のホールド時間を正確に設定するため、比較的
高い精度の抵抗28とコンデンサ29を外付けしなければな
らず、部品の精度のバラツキを十分に考慮しなければな
らないという問題点があった。
また、チップ部品を使用した場合には、チップ部品の
温度特性によるホールド時間の変動にも十分に考慮しな
ければならないという問題点があった。
温度特性によるホールド時間の変動にも十分に考慮しな
ければならないという問題点があった。
更に、基本クロックCLKの周期は、抵抗28とコンデン
サ29の時定数により規定されるため、簡単に変更するこ
とはできないという問題点があった。
サ29の時定数により規定されるため、簡単に変更するこ
とはできないという問題点があった。
従ってこの発明の目的は、部品の精度のバラツキ、温
度特性等の影響を考慮する必要の無いプリアンブル検出
回路を提供することにある。
度特性等の影響を考慮する必要の無いプリアンブル検出
回路を提供することにある。
この発明は、入力信号中の基本クロックの周期のＮ倍
の周期を有するプリアンブルを検出するプリアンブル検
出回路に於いて、基本クロックにより再生データをサン
プリングする第１のサンプリング回路と、基本クロック
の反転信号により再生データをサンプリングする第２の
サンプリング回路と、基本クロックをカウントし第１の
サンプリング回路の出力によりクリアされる第１のカウ
ンタと、基本クロックの反転信号をカウントし第２のサ
ンプリング回路の出力によりクリアされる第２のカウン
タと、基本クロックをカウントし、第１及び、第２のカ
ウンタの出力が共にＮ以上になった時に、クリアされる
第３のカウンタとからなり、第３のカウンタの出力がＭ
以上になった時に、プリアンブル検出出力を発生するよ
うにした構成としている。
の周期を有するプリアンブルを検出するプリアンブル検
出回路に於いて、基本クロックにより再生データをサン
プリングする第１のサンプリング回路と、基本クロック
の反転信号により再生データをサンプリングする第２の
サンプリング回路と、基本クロックをカウントし第１の
サンプリング回路の出力によりクリアされる第１のカウ
ンタと、基本クロックの反転信号をカウントし第２のサ
ンプリング回路の出力によりクリアされる第２のカウン
タと、基本クロックをカウントし、第１及び、第２のカ
ウンタの出力が共にＮ以上になった時に、クリアされる
第３のカウンタとからなり、第３のカウンタの出力がＭ
以上になった時に、プリアンブル検出出力を発生するよ
うにした構成としている。
再生データが第１及び第２のサンプリング回路でサン
プリングされると、第１及び第２のカウンタは夫々リセ
ットされる。
プリングされると、第１及び第２のカウンタは夫々リセ
ットされる。
このリセットの後、基本クロックが第１のカウンタで
計数され始め、また、基本クロックの反転信号が第２の
カウンタで計数され始める。第１及び第２のカウンタの
計数値は、第１及び第２の比較器に於いてＮと比較され
る。上述の計数値が共にＮ以上になった時に、第３のカ
ウンタがリセットされる。その後、第３のカウンタは、
再びカウントを開始し、計数値が予め設定されている値
Ｍ以上になった時に、プリアンブル検出出力が出力され
る。
計数され始め、また、基本クロックの反転信号が第２の
カウンタで計数され始める。第１及び第２のカウンタの
計数値は、第１及び第２の比較器に於いてＮと比較され
る。上述の計数値が共にＮ以上になった時に、第３のカ
ウンタがリセットされる。その後、第３のカウンタは、
再びカウントを開始し、計数値が予め設定されている値
Ｍ以上になった時に、プリアンブル検出出力が出力され
る。
上述したように、プリアンブル検出回路をディジタル
回路で構成しているため、部品の精度のバラツキ、温度
特性の影響を考慮する必要が無く、また、基本クロック
の周期を可変にできる。
回路で構成しているため、部品の精度のバラツキ、温度
特性の影響を考慮する必要が無く、また、基本クロック
の周期を可変にできる。
以下、この発明の一実施例について第１図乃至第４図
を参照して説明する。
を参照して説明する。
第１図に於いて、ヘッド１によって再生されたプリア
ンブルの再生信号ＳPBがアンプ２を介して、ピークデイ
テクタ３に供給される。再生信号ＳPBはピークデイテク
タ３によって波形整形され、矩形波とされて、プリアン
ブル検出回路４及びデータをセパレータ５に供給され
る。
ンブルの再生信号ＳPBがアンプ２を介して、ピークデイ
テクタ３に供給される。再生信号ＳPBはピークデイテク
タ３によって波形整形され、矩形波とされて、プリアン
ブル検出回路４及びデータをセパレータ５に供給され
る。
第２図に示されるプリアンブル検出回路４はディジタ
ル回路で構成されている。このプリアンブル検出回路４
に於いて、再生信号ＳPBは、端子６を介して、第１サン
プリング回路７、第２サンプリング回路８に夫々、供給
される。一方、基本クロックCLKは端子20を介して第１
サンプリング回路７、第１カウンタ９に供給され、そし
て、基本クロックCLKをインバータ10によって反転して
形成された反転クロックINCLKが第２サンプリング回路
８、第２カウンタ11に供給される。
ル回路で構成されている。このプリアンブル検出回路４
に於いて、再生信号ＳPBは、端子６を介して、第１サン
プリング回路７、第２サンプリング回路８に夫々、供給
される。一方、基本クロックCLKは端子20を介して第１
サンプリング回路７、第１カウンタ９に供給され、そし
て、基本クロックCLKをインバータ10によって反転して
形成された反転クロックINCLKが第２サンプリング回路
８、第２カウンタ11に供給される。
上述の再生信号ＳPBは、第３図Ａ及び第３図Ｂに示す
ように、第１サンプリング回路７では、基本クロックCL
Kによりサンプリング（同期化）される。そして第１サ
ンプリング回路７に於いて、同期化されたクリヤパルス
ＰCL１が形成され第１カウンタ９に供給される。このク
リヤパルスＰCL１により、第１カウンタ９がリセットさ
れる。第１カウンタ９は、その後、第３図Ｃに示される
ように、基本クロックCLKのカウントを開始し、その計
数値m1が第１比較器12に供給される。
ように、第１サンプリング回路７では、基本クロックCL
Kによりサンプリング（同期化）される。そして第１サ
ンプリング回路７に於いて、同期化されたクリヤパルス
ＰCL１が形成され第１カウンタ９に供給される。このク
リヤパルスＰCL１により、第１カウンタ９がリセットさ
れる。第１カウンタ９は、その後、第３図Ｃに示される
ように、基本クロックCLKのカウントを開始し、その計
数値m1が第１比較器12に供給される。
上述の再生信号ＳPBは、第３図Ａ及び第３図Ｂに示す
ように、第２サンプリング回路８では、反転クロックIN
CLKによりサンプリング（同期化）される。そして第２
サンプリング回路８に於いて、同期化されたクリヤパル
スＰCL２が形成され第２カウンタ11に供給される。この
クリヤパルスＰCL２により、第２カウンタ11がリセット
される。第２カウンタ11は、その後、第３図Ｄに示され
るように、基本クロックCLKのカウントを開始し、その
計数値m2が第２比較器13に供給される。
ように、第２サンプリング回路８では、反転クロックIN
CLKによりサンプリング（同期化）される。そして第２
サンプリング回路８に於いて、同期化されたクリヤパル
スＰCL２が形成され第２カウンタ11に供給される。この
クリヤパルスＰCL２により、第２カウンタ11がリセット
される。第２カウンタ11は、その後、第３図Ｄに示され
るように、基本クロックCLKのカウントを開始し、その
計数値m2が第２比較器13に供給される。
再生信号ＳPBの周期Ｎが3T以下である場合 上述の計数値m1は第１比較器12で、また、計数値m2は
第２比較器13で夫々、再生信号ＳPBの周期Ｎ、例えばＮ
＝３、と比較される。もし計数値m1、m2が共に、Ｎ（＝
３）以上になった時には、第１比較器12及び、第２比較
器13からハイレベルの信号S1、S2がアンドゲート14に供
給される。
第２比較器13で夫々、再生信号ＳPBの周期Ｎ、例えばＮ
＝３、と比較される。もし計数値m1、m2が共に、Ｎ（＝
３）以上になった時には、第１比較器12及び、第２比較
器13からハイレベルの信号S1、S2がアンドゲート14に供
給される。
第３図Ｃ及び第３図Ｄから判るように、第１カウンタ
９の計数値m1は、第２カウンタ11の計数値m2は３なの
で、第１比較器12からはローレベルの信号S1、第２比較
器13からはハイレベルの信号S2がアンドゲート14に供給
される。従って、アンドゲート14の出力信号S3はローレ
ベルとなる。
９の計数値m1は、第２カウンタ11の計数値m2は３なの
で、第１比較器12からはローレベルの信号S1、第２比較
器13からはハイレベルの信号S2がアンドゲート14に供給
される。従って、アンドゲート14の出力信号S3はローレ
ベルとなる。
再生信号ＳPBの周期が、3T以下である場合には、上述
のように計数値m1、m2の一方が３に達しないため、第３
カウンタ15は、リセットされることなく、基本クロック
CLKの計数動作を継続する。そして、計数値m3は、第３
比較器16に供給される。計数値m3が、予め設定されてい
る値Ｍ以上になった時に、第３比較器16からは、プリア
ンブル検出回路ＳPAが出力され、端子17を介してデータ
セパレータ５に供給される。
のように計数値m1、m2の一方が３に達しないため、第３
カウンタ15は、リセットされることなく、基本クロック
CLKの計数動作を継続する。そして、計数値m3は、第３
比較器16に供給される。計数値m3が、予め設定されてい
る値Ｍ以上になった時に、第３比較器16からは、プリア
ンブル検出回路ＳPAが出力され、端子17を介してデータ
セパレータ５に供給される。
このプリアンブルの再生信号ＳPBにより、データセパ
レータ５内に設けられているPLL〔図示せず〕がロック
され、ID、データに周期するクロックがVOCによって形
成され、出力される。そして、このクロックに同期して
ID、データがデータセパレータ５から端子18、19に夫々
出力される。
レータ５内に設けられているPLL〔図示せず〕がロック
され、ID、データに周期するクロックがVOCによって形
成され、出力される。そして、このクロックに同期して
ID、データがデータセパレータ５から端子18、19に夫々
出力される。
再生信号ＳPBの周期が3Tを超える場合 第４図Ｃ及び第４図Ｄに示されるように、第１カウン
タ９の計数値m1は３、第２カウンタ11の計数値m2は３な
ので、第１比較器12、第２比較器13から共にハイレベル
の信号S1、S2がアンドゲート14に供給され、アンドゲー
ト14の出力信号S3はハイレベルとなる。
タ９の計数値m1は３、第２カウンタ11の計数値m2は３な
ので、第１比較器12、第２比較器13から共にハイレベル
の信号S1、S2がアンドゲート14に供給され、アンドゲー
ト14の出力信号S3はハイレベルとなる。
この結果、第３カウンタ15は、リセットされ、その後
に計数動作が行われる。計数値m3が、予め設定されてい
る値Ｍに達しない場合、第３比較器16からは、プリアン
ブル検出信号ＳPAが出力されない。一方、計数値m3が、
予め設定されている値Ｍに達した時には、プリアンブル
検出信号ＳPAが出力される。
に計数動作が行われる。計数値m3が、予め設定されてい
る値Ｍに達しない場合、第３比較器16からは、プリアン
ブル検出信号ＳPAが出力されない。一方、計数値m3が、
予め設定されている値Ｍに達した時には、プリアンブル
検出信号ＳPAが出力される。
第４図Ａ乃至第４図Ｄに示されるように、第１カウン
タ９、第２カウンタ11共に、Ｎ＝３まで、カウントされ
るためには、再生信号ＳPBは、夫々、斜線にて示した範
囲内になければならず、その間隔は、少なくとも3.5T以
上、必要である。換言すれば、間隔が3.5T以下の再生信
号ＳPBであれば、これを3Tのパターンと誤認し、プリア
ンブル検出信号ＳPAが発生することはない。
タ９、第２カウンタ11共に、Ｎ＝３まで、カウントされ
るためには、再生信号ＳPBは、夫々、斜線にて示した範
囲内になければならず、その間隔は、少なくとも3.5T以
上、必要である。換言すれば、間隔が3.5T以下の再生信
号ＳPBであれば、これを3Tのパターンと誤認し、プリア
ンブル検出信号ＳPAが発生することはない。
基本クロックCLKのデューテイ比がα（０＜α≦0.5）
の時は、3Tのパターンと認識される範囲は、（３＋α）
×Ｔ以下となる。
の時は、3Tのパターンと認識される範囲は、（３＋α）
×Ｔ以下となる。
この実施例のプリアンブル検出回路では、プリアンブ
ルのパターンに多少のノイズ等によるジッターがあって
も動作可能であり、或る一定の時間内には確実にプリア
ンブルを検出できる。そして、従来と比較して部品の精
度のバラツキ、温度特性を考慮する必要が無く、また、
基本クロックCLKの周期を可変にできる。
ルのパターンに多少のノイズ等によるジッターがあって
も動作可能であり、或る一定の時間内には確実にプリア
ンブルを検出できる。そして、従来と比較して部品の精
度のバラツキ、温度特性を考慮する必要が無く、また、
基本クロックCLKの周期を可変にできる。
この発明によれば、プリアンブル検出回路を、抵抗、
コンデンサでホールド時間が規定される従来のワンショ
ットマルチバイブレータに代えて、ディジタル回路で構
成し、第１及び、第２のカウンタの出力が共にＮ以上に
なった時に、第３のカウンタがクリアされ、第３のカウ
ンタの出力がＭ以上になった時に、プリアンブル検出出
力を発生するようにしているので、確実にプリアンブル
を検出できるという効果がある。
コンデンサでホールド時間が規定される従来のワンショ
ットマルチバイブレータに代えて、ディジタル回路で構
成し、第１及び、第２のカウンタの出力が共にＮ以上に
なった時に、第３のカウンタがクリアされ、第３のカウ
ンタの出力がＭ以上になった時に、プリアンブル検出出
力を発生するようにしているので、確実にプリアンブル
を検出できるという効果がある。
また、プリアンブル検出回路をディジタル回路で構成
しているので、マルチバイブレータと、そのホールド時
間を正確に設定するために従来、必要とされていた外付
け部品とを不要にでき、部品の精度のバラツキ、温度特
性等の影響を考慮する必要が無いという効果がある。
しているので、マルチバイブレータと、そのホールド時
間を正確に設定するために従来、必要とされていた外付
け部品とを不要にでき、部品の精度のバラツキ、温度特
性等の影響を考慮する必要が無いという効果がある。
そして、基本クロックの周波数を変えることにより、
基本クロックの周期を可変にできるという効果がある。
基本クロックの周期を可変にできるという効果がある。
実施例によれば、プリアンブルのパターンに多少のノ
イズ等によるジッターがあってもプリアンブル検出回路
は、動作可能であり、或る一定の時間内には確実にプリ
アンブルを検出できるという効果がある。
イズ等によるジッターがあってもプリアンブル検出回路
は、動作可能であり、或る一定の時間内には確実にプリ
アンブルを検出できるという効果がある。
第１図はこの発明の一実施例を示すブロック図、第２図
はプリアンブル検出回路を示すブロック図、第３図及び
第４図は夫々回路動作を説明するためのタイミングチャ
ート、第５図は従来例のブロック図、第６図は従来例の
回路動作を説明するためのタイミングチャートである。 図面における主要な符号の説明 4:プリアンブル検出回路、7:第１サンプリング回路、8:
第２サンプリング回路、9:第１カウンタ、11:第２カウ
ンタ、15:第３カウンタ、16:第３比較器、ＳPA：プリア
ンブル検出信号、INCLK:反転クロック、CLK:クロック、
ＳPB：再生信号。
はプリアンブル検出回路を示すブロック図、第３図及び
第４図は夫々回路動作を説明するためのタイミングチャ
ート、第５図は従来例のブロック図、第６図は従来例の
回路動作を説明するためのタイミングチャートである。 図面における主要な符号の説明 4:プリアンブル検出回路、7:第１サンプリング回路、8:
第２サンプリング回路、9:第１カウンタ、11:第２カウ
ンタ、15:第３カウンタ、16:第３比較器、ＳPA：プリア
ンブル検出信号、INCLK:反転クロック、CLK:クロック、
ＳPB：再生信号。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 川畑 智幹 東京都品川区北品川６丁目７番35号 ソ ニー株式会社内 (58)調査した分野(Int.Cl.6，ＤＢ名) G11B 21/14
Claims (1)
- 【請求項１】入力信号中の基本クロックの周期のＮ倍の
周期を有するプリアンブルを検出するプリアンブル検出
回路に於いて、 上記基本クロックにより再生データをサンプリングする
第１のサンプリング回路と、 上記基本クロックの反転信号により再生データをサンプ
リングする第２のサンプリング回路と、 上記基本クロックをカウントし上記第１のサンプリング
回路の出力によりクリアされる第１のカウンタと、 上記基本クロックの反転信号をカウントし上記第２のサ
ンプリング回路の出力によりクリアされる第２のカウン
タと、 上記基本クロックをカウントし上記第１及び、第２のカ
ウンタの出力が共にＮ以上になった時に、クリアされる
第３のカウンタとからなり、 上記第３のカウンタの出力がＭ以上になった時に、プリ
アンブル検出出力を発生することを特徴とするプリアン
ブル検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29167588A JP2822403B2 (ja) | 1988-11-18 | 1988-11-18 | プリアンブル検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29167588A JP2822403B2 (ja) | 1988-11-18 | 1988-11-18 | プリアンブル検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02137173A JPH02137173A (ja) | 1990-05-25 |
| JP2822403B2 true JP2822403B2 (ja) | 1998-11-11 |
Family
ID=17771970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29167588A Expired - Fee Related JP2822403B2 (ja) | 1988-11-18 | 1988-11-18 | プリアンブル検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2822403B2 (ja) |
-
1988
- 1988-11-18 JP JP29167588A patent/JP2822403B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02137173A (ja) | 1990-05-25 |
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