JPS61225920A

JPS61225920A - 同期信号分離回路

Info

Publication number: JPS61225920A
Application number: JP60067011A
Authority: JP
Inventors: Yuichi Miyano; 祐一宮野; Akinari Nishikawa; 西川　明成
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1985-03-30
Filing date: 1985-03-30
Publication date: 1986-10-07

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の技術分野］この発明は、例えば光学式のコンパクトディスクプレー
ヤ等に使用して好適する同期信号分離回路に関する。

［発明の技術的背景コ周知のように、近時、例えば音＠機器や画像機器等の分
野では、可及的に高密度かつ高忠実度記録再生化を図る
ために、情報信号をデジタルデータに変換して例えばデ
ィスク等の記録媒体に記録し、該記録媒体からピックア
ップやヘッド等を用いて上記情報信号を読み出すように
したデジタル記録再生システムが開発されてきている。

このうち、記録媒体から情報信号を読み出す再生システ
ムとしては、ディスクを記録媒体とした、例えば光学式
のコンパクトディスクプレーヤやビデオディスクプレー
ヤ等が、一般によく知られているところである。

ところで例えば光学式のコンパクトディスクプレーヤ等
にあっては、ディスクに基準クロック信号の５８８周期
（チャンネルビット）を１フレームとしてデータが記録
されており、各フレームの先頭には２４チヤンネルビツ
トのフレーム同期パターンが設けられている。そして、
ディスクの再生時には、再生信号中からフレーム同期パ
ターンを検出してフレーム同期信号を生成し、該フレー
ム同期信号に基づいて例えばディスクモータの回転速度
制御や復調再生処理等が行なわれるものである。

第５図は、ディスクの再生信号からフレーム同期信号を
分離するための、従来の同期信号分離回路を示すもので
ある。すなわち、図中１１は入力端子で、図示しないピ
ックアップから出力される再生信号をレベルスライスし
てなるデジタルデータＥＦ）ＩＩが供給されている。ま
た、図中１２は入力端子で、］コンパクトディスクプレ
ーヤで生成されるシステムクロック（上記デジタルデー
タＥＦＨＩを構成するチャンネルビットの周波数に対応
）ＰＫが供給されている。

そして、上記デジタルデータＥＦＨＩ及びシステムクロ
ックＰＫは、フレーム同期パターン検出回路１３に供給
され、システムクロックＰＫに同期してデジタルデータ
ＥＦ旧からフレーム同期パターンが検出されて、フレー
ム同期信号５ＶＮＣが生成される。

一方、上記システムクロックＰＫは、サブフレー・ムカ
ウンタ１４及びフレームカウンタ１５に供給されてカウ
ントされる。このうち、フレームカウンタ１５が、シス
テムクロックＰＫを約１フレーム分（約５８８チヤンネ
ルビツト）カウントすると、ゲート信号発生回路１６か
ら所定幅のウィンドパルス賛Ｏが機械的に出力される。

このウィンドパルス−Ｄは、オア回路１７を介して、ア
ンド回路１８に供給される。また、このアンド回路１８
には、上記フレーム同期信号５ＹＮＣが供給されている
。このため、ウィンドパルス−Ｏの発生時期とフレーム
同期信号５ＹＮＣの発生時期とが一致していれば、アン
ド回路１８から上記フレーム同期信号５ＹＮＣが出力さ
れ、このときのフレーム同期信号が正規のフレーム同期
信号として、コンパクトディスクプレーヤの各種の制御
や処理に供されるものである。

したがって、システムクロックＰＫをカウントして１フ
レ一ム周期で機械的に得られるウィンドパルス１１０の
発生時期と、フレーム同期パターン検出回路１３から得
られるフレーム同期信号５ＹＮＣの発生時期とが一致し
ているときに、このフレーム同期信号を正規のデータと
みなすようにしているものである。

また、上記アンド回路１８から出力されるフレーム同期
信号５ＹＮＣは、上記フレームカウンタ１５に供給され
、そのカウント値をクリアする。このため、フレームカ
ウンタ１５は、再、びシステムクロックＰｌｊをカウン
トし、ここにウィンドパルス日が繰返し発生されるよう
になるものである。

一方、上記フレームカウンタ１５は、１フレ一ム分のカ
ウントが終了する毎に、同期はずれフレームカウンタ１
９にパルス信号を発生する。この同期はずれフレームカ
ウンタ１９は、上記パルス信号をカウントするものであ
るが、上記アンド回路１８ｈ１らフレーム同期信号５Ｙ
ＮＣが発生されると、それによってカウント値がクリア
されるため、正常にフレーム同期信号５ＹＮＣが発生さ
れている状態では、カウント値が１以上にはならないよ
うになされている。

ここで、例えば電源投入時やバーストエラーの発生等に
より、フレーム同期信号５ＹＮＣが得られなくなると、
同期はずれフレームカウンタ１９がクリアされなくなる
ので、該同期はずれカウンタ１９のカウント値が大きく
なる。

そして、同期はずれフレームカウンタ１９は、そのカウ
ント値が所定値以上になると、同期はずれ信号ＦＳＰＳ
を発生する。この同期はずれ信号ＦＳＰＳは、オア回路
２０を介してアンド回路２１に供給される。

なお、このアンド回路２１には、上記フレーム同期パタ
ーン検出回路１３から出力されるフレーム同期信号５Ｙ
ＮＣが供給されている。

ここで、前記サブフレームカウンタ１４は、システムク
ロックＰＫを１フレ一ム分カウントすることにより、ゲ
ート信号発生回路２２から上記ウィンドパルス−〇より
も例えば幅の広いサブウィンドパルス５８ＷＯが発生さ
れるようになる。このサブフレームカウンタ１４は、−
アンド回路２１の出力によってクリアされるようになる
。そして、上記サブウィンドパルス５ＢＷＤは、アンド
回路２３を介して、上記オア回路１７に供給される。な
お、上記アンド回路２３には、上記同期はずれ信号ＦＳ
ＰＳが供給されている。

このため、上記同期はずれ信号ＦＳＰＳが発生されてか
ら最初にフレーム同期信号５ＹＮＣが発生されると、サ
ブフレームカウンタ１４がクリアされ、次のフレーム同
期信号５ＹＮＣがサブウィンドパルス５ＢＷＤの発生時
期に一致するように発生されたとき、同期はずれフレー
ムカウンタ１９がクリアされ、同期はずれ信号ＦＳＰＳ
の発生が停止され、ここに元の状態に戻されるものであ
る。

以上の動作をまとめると、第６図に示すフローチャート
のようになる。すなわち、システムクロックＰＫが供給
されると、ステップＳ１でサブフレームカウンタ１４及
びフレームカウンタ１５がカウント動作を開始する。そ
して、ステップＳ２でゲート信号発生回路１６からウィ
ンドパルス−〇が発生されたか否かが判別される。ウィ
ンドパルス−〇が発生されていなければ（Ｎｏ）、その
まま判別動作が継続され、発生されていれば（ＹＥＳ）
　、スーｒツブＳ３で同期はずれフレームカウンタ１９
が＋１される。

次に、ステップ＄４で、ウィンドパルスＷＤとフレーム
同期信号５ＹＮＣとが同じ時期に発、生されたか否かが
判別される。そして、同じ時期に発生されていれば、つ
まり一致していれば（ＹＥＳ）　、ステップＳ５でサブ
フレームカウンタ１４．フレームカウンタ１５及び同期
はずれフレームカウンタ１９がクリアされ、ステップＳ
２にもどされる。

また、一致していなければ（Ｎｏ）、ステップＳ６で同
期はずれフレームカウンタ１９のカウント値が所定数ｎ
以上であるか、ｎ未満であるかが判別される。そして、
上記ｎ未満であれば（Ｎｏ）゛ステップＳ２に戻され、
ｎｌ：１．上であれば（ＹＥＳ）ステップ＄７で同期は
ずれフレームカウンタ１９から上記同期はずれ信号ＦＳ
ＰＳが発生される。

その後、ステップＳ８でゲート信号発生回路２２からサ
ブウィンドパルス５ＢＷＤが発生されたか否かが判別さ
れる。サブウィンドパルス５ＢＷＤが発生されていなけ
れば（Ｎｏ＞　、そのまま判別動作が継続され、発生さ
れていれば（ＹＥＳ）、ステップＳ９でサブウィンドパ
ルスＳＲ＄ＪＤとフレーム同期信号５ＹＮＣとが同じ時
期に発生されたか否かが判別される。そして、同じ時期
に発生されていなければ、つまり一致していなければ（
Ｎｏ）　、その判別動作が継続され、一致していれば（
ＹＥＳ）　、前記ステップＳ５に戻され、以後正常な動
作に戻されるものである。

すなわち、上記のような手段を用いれば、フレーム同期
信号５ＶＮＣが発生されなくなってから、再び発生され
たとき、それが２回以上でかつウィンドパルス−Ｄの発
生時期に一致したとき、そのフレーム同期信号５ＹＮＣ
を正規のデータとみなすようにしているので、極めて信
頼性の高いフレーム同期信号を得ることができるもので
ある。

［背景技術の問題点］しかしながら、上記のような従来の同期信号分離回路で
は、ウィンドパルス−〇を生成するフレームカウンタ１
５及びゲート信号発生回路１，６と、サブウィンドパル
ス５ＢＩＪＤを生成するサブフレームカウンタ１４及び
ゲート信号発生回路２２とが必要になるため、構成が複
雑化し、小形化に不向きとなり、特に、ＩＣ（集積回路
）化した場合、経済的に不利になるという問題を有して
いる。

［発明の目的コこの発明は上記事情を、考慮してなされたもので、簡易
な構成でしかも正確なフレーム同期信号の生成に寄与し
得る極めて良好な同期信号分離回路を提供することを目
的とする。

［発明の概要］すなわち、この発明に係る同期信号分離回路は、基準ク
ロック信号の所定周期でフレームが構成され各フレーム
毎に同期パターンが含まれてなるデータが入力され該デ
ータから前記同期パターンを検出してフレーム同期信号
を生成するフレーム同期パターン検出回路と、前記基準
クロック信号をカウントするフレームカウンタと、この
フレームカウンタのカウント値の所定値毎にウィンドパ
ルスを発生するゲート信号発生回路と、このゲート信号
発生回路からウィンドパルスが発生されかつ前記フレー
ム同期信号が発生された状態で前記フレームカウンタを
クリアする第１の制御回路と、前記ゲート信号発生回路
から出力されるウィンドパルスの発生時期と前記フレー
ム同期信号の発生時期とが一致しない状態をカウントし
該カウント値が所定値に達した状態で同期はずれ信号を
発生する同期はずれフレームカウンタと、前記ゲート信
号発生回路からウィンドパルスが発生されかつ前記フレ
ーム同期信号が発生された状態で前記同期はずれフレー
ムカウンタをクリアする第２の制御回路と、前記フレー
ムカウンタ５のカウント値を前記フレーム周期信号の発
生毎にラッチするラッチ回路と、このラッチ回路に入力
されるカウント値と該ラッチ回路から出力されるカウン
ト値とを比較しその差分が所定値内にある状態でパルス
信号を発生する比較回路と、この比較回路からパルス信
号が出力されかつ前記周期はずれ信号が発生されている
状態で前記フレーム同期信号が出力されたとき前記フレ
ームカウンタをクリアする第３の制御回路とを具備し、
前記同期はずれフレームカウンタから同期はずれ信号が
出力されている状態では、前記フレーム同期信号とウィ
ンドパルスとの発生時期が一致しないとき前記パルス信
号とフレーム同期信号との発生時期が一致した状態で前
記フレームカウンタをクリアし、前記フレーム同期信号
とウィンドパルスとの発生時期が一致したとき前記フレ
ーム同期信号に同期させて前記フレームカウンタ及び同
期はずれフレームカウンタをクリアするようにすること
により、簡易な構成でしかも正確なフレーム同期信号の
生成に寄与し得るようにしたものである。

［発明の実施例］以下、この発明の一実施例について図面を参照して詳細
に説明する。第１図において、２４は前記デジタルデー
タＥＦＨｆの供給される入力端子である。

また、図中２５は前記システムクロックＰＫの供給され
る入力端子である。

そして、上記デジタルデータＥＦＨＩ及びシステムクロ
ックＰＫは、フレーム同期パターン検出回路２６に供給
され、システムクロックＰＫに同期してデジタルデータ
ＥＦ旧からフレーム同期パターンが検出されて、フレー
ム同期信号５ＹＮＣが生成される。

一方、上記システムクロックＰＫは、フレームカウンタ
２１に供給されてカウントされる。そして、このフレー
ムカウンタ２７が、システムクロックＰＫを約１フレー
ム分カウントすると、ゲート信号発生回路２８から、ウ
ィンドパルス−０ｆｆｉＳ械的に出力される。

このウィンドパルスＷＤは、オア回路２９を介してアン
ド回路３０に供給される。また、このアンド回路３０に
は、上記フレーム同期信号５ＹＮＣが供給されている。

このため、ウィンドパルス−〇の発生時期とフレーム同
期信号５ＹＮＣの発生時期とが一致していれば、アンド
回路３ｏから上記フレーム同期信号５ＹＮＣが出力され
るようになる。そして、このときのアンド回路３０から
出力されるフレーム同期信号５ＹＮｅを正規のフレーム
同期信号５ＹＮＣとみなすようにしているものである。

また、上記アンド回路３０から出力されるフレーム同期
信号５ＹＮＣは、フレームかウンタ１７に供給され、そ
のカウント値をクリアする。このため、フレームカウン
タ２７は、再びシステムクロック′ｐＫをカウントし、
ここにウィンドパルス−〇が繰返し発生されるようにな
るものである。

一方、上記フレームカウンタ２１は、約１フレーム分カ
ウントする毎に、同期はずれフレームカウンタ３１にパ
ルス信号を供給する。ここで、上記同期はずれフレーム
カウンタ３１は、上記パルス信号の発生回数をカウント
するものであるが、上記アンド回路３０からフレーム同
期信号５ＹＮＣが発生されると、それによってカウント
値がクリアされるため、正常にフレーム同期信号５ＶＮ
Ｃが発生されている状態では、カウント値が１以上には
ならないようになされている。

ここで、例えば−電源投入時やバーストエラーの発生等
によって、フレーム同期信号５ＹＮＣが連続して得られ
なくなると、同期はずれフレームカウンタ３１がクリア
されなくなるので、該同期はずれフレームカウンタ３１
のカウント値が大きくなる。

そして、同期はずれフレームカウンタ３１は、そのカウ
ント値が所定値（例えば２）以上になると、同期はずれ
信号ＦＳＰＳを発生する。この同期はずれ信号ＦＳＰＳ
は、アンド回路３２を介して上記オア回路２９に供給さ
れる。

一方、上記フレームカウンタ２７のカウント値は、ラッ
チ回路３３に供給される。このラッチ回路３３は、上記
フレーム同期パターン検出回路２６から出力されるフレ
ーム同期信号５ＹＮＣに同期して、入力データをラッチ
するものである。

そして、ラッチ回路３３の入力側のデータと、出力側の
データとが、比較回路３４で比較される。すなわら、現
在フレームカンタ２７から出力されているカウント値と
、その１つ前のフレーム同期信号５ＹＮＣでラッチされ
たフレームカウンタ２１のカウント値とが比較されるも
のである。

ここで、上記比較回路３４は、入力された２つのカウン
ト値を減算し、該差分が所定の範囲（±ｍ）内にはいっ
ているとき、パルス信号ＰＬを発生するものである。そ
して、このパルス信号ＰＬは、上記アンド回路３２に供
給される。

このため、フレーム同期信号５ＹＮＣが連続して検出さ
れなくなり、同期はずれフレームカウンタ３１から同期
はずれ信号ＦＳＰＳが発生されている状態では、フレー
ム同期信号５ＹＮＣが上記パルス信号ＰＬの発生期間中
に発生されたときに、フレームカウンタ２７がクリアさ
れ、その時点から１フレ一ム分経過後にウィンドパルス
ＷＤが発生されるようになる。

そして、このときに発生されたウィンドパルスＷＯの発
生期間中にフレーム同期信号５ＹＮＣが発生されると、
以後、前述した正常状態に戻されるものである。また、
このときに発生されたウィンドパルス−Ｄの発生期間中
にフレーム同期信号５ＹＮＣが発生されなければ、再び
フレーム同期信号５ＹＮＣが上記パルス信号ＰＬの発生
期間中に発生されるようになるまで待って、上述した動
作が繰返されるものである。

第２図は、第１図をより具体的にして示すもので、フレ
ームカウンタ２７として４ビツトのものを用いた場合を
示している。すなわち、正常な動作状態では、フレーム
同期パターン検出回路２６から出力されるフレーム同期
信号５ＹＮＣが、ウィンドパルス−〇の発生期間中に発
生されるので、アンド回路３５の出力がオア回路３６を
介してフレームカウンタ２７に供給され、フレームカウ
ンタ２７がクリアされる。

ここで、フレームカウンタ２７の４ビツトの出力データ
０３〜ＱＯを第３図＜ａ＞に示し、ウィンドパルスＷＤ
を第３図（ｂ）に示し、フレーム周期信号５ＶＮＣをＮ
３図（Ｃ）に示すものとして、フレ・−ム周朋信号５Ｙ
Ｎｅが連続して検出されなくなり、同期はずれフレーム
カウンタ３１から同期はずれ信号ＦＳＰＳが発生された
場合の動作について説明する。

すなわち、時刻Ｔ１で第３図（ｄ）に示すように周期は
ずれ信号ＦＳＰＳが発生されたとすると、その後最初に
（時刻Ｔ２　＞で発生されたフレーム同期信号５ＹＮＣ
をシステムクロックＰＫでラッチした、Ｄタイプフリッ
プフロップ回路（以下ＤＦＦ回路という）３１の出力に
よって、このときのフレームカウンタ２７のカウント値
（１１００）が、第３図（ｅ）に示すように、ラッチ回
路３３にラッチされる。

そして、再び、時刻Ｔ３で、フレーム同期信号５ＹＮＣ
が発生されると、そのときの７レームカウンタ２７の値
（０１００）がラッチ回路３３にラッチされることにな
るが、このとき該値（０１００）と先にラッチされた値
＜１１００）とが、上記比較回路３４を構成する減算回
路３８で減算され、その差分が比較器３９．４０の各一
方の入力端に供給される。

これら比較器３９．４０の各他方の入力端には、基準値
＋ｍ、−ｍがそれぞれ供給されている。そして、上記減
算値が十ｍと−ｍとの間にあればアンド回路４１からパ
ルス信号ＰＬが発生される。ところが、時刻Ｔ３の時点
では、差分が大きいため、アンド回路４１の出力は、第
３図（ｆ）に示すようにＬレベルのままとなされている
。

次に、時刻Ｔ４で、フレーム同期信号５ＹＮＣが発生さ
れると、そのときのフレームカウンタ２７の値（００１
１）がラッチ回路３３にラッチされ、このとき先にラッ
チされた値＜０１００＞とが、上記減算回路３８で減算
され、その差分が比較器３９．４０で±ｍの範囲内にあ
るか否かが判別される。この場合、差分は１であるため
、十分±ｍ内にはいっており、このためアンド回路４１
から第３図（ｆ）に示すようにパルス信号ＰＬが発生さ
れる。

そして、上記フレーム同期信号５ＹＮＣに同期してアン
ド回路４２の出力がＨレベルとなり、また同期はずれ信
号ＦＳＰＳが発生されているので、アンド回路４３の出
力がＨレベルとなされる。このため、前記オア回路３６
から第３図（Ｑ）に示すようにＨレベルの信号が出力さ
れ、ここでフレームカウンタ２７がクリアされるように
なる。

これにより、時刻Ｔ５で第３図（ｂ）に示すように、ウ
ィンドパルスＷＤが発生され、このとき第３図（Ｃ）に
示すように、フレーム同期信号５ＹＮＣが発生されれば
、アンド回路３５の、出力によって同期はずれフレーム
カウンタ３１がクリアされ、第３図（ＣＩ＞に示すよう
に同期はずれ信号ＦＳＰＳの発生が停止される。そして
、以下通常の動作状態に戻されるものである。

なお１時刻Ｔ５で発生されたウィンドパルスＷＤ内に、
フレーム同期信号５ｙｎｃが発生されない場合は、再び
アンド回路４１からパルス信号ＰＬが発生されるまで上
記動作を繰返すものである。

したがって、上記実施例のような構成によれば、従来と
同様な動作を、従来よりも簡易な構成で実現することが
でき、小形化及びＩＣ（１１，に好適するものである。

ここで、上記比較回路３４によって、ラッチ回路３３の
入力側のデータと出力側のデータとの差分が、所定の範
囲±ｍ内にはいっていることを検出するということは、
フレーム同期信号５ＹＮＣが略一定の周期で発生されて
いることを検出しているということである。まｒこ、上
記比較回路３４は、絶対値比較回路となされている。

ここで、第４図は、上記実施例の変形例を示すものであ
る。ザなわら、これは、同期はずれフレー　ＬＸ１１ウ
ンタ３１が、フレーム同期信号５ＹＮＣが検出されない
回数をカウントする際に、第１図で示したようにフレー
ムカウンタ２７から出力されるパルス信号をカウントす
るのに代えて、ゲート信号発生回路２８から出力される
ウィンドパルス−Ｏをカウントするようにしたもので、
このような構成によっても上記実施例と同様な効果を得
ることができるものである。

なお、この発明は上記実施例に限定されるものではなく
、この外その要旨を逸脱しない範囲で種々変形して実施
することができる。

［発明の効果］したがって１以上詳述したようにこの発明によれば、簡
易な構成でしかも正確なフレーム同期信号の生成に寄与
し得る極めて良好な同期信号分離回路を提供することが
できる。

【図面の簡単な説明】

第１図はこの発明に係る同期信号分離回路の−実施例を
示すブロック構成図、第２図は第１図をより具体的にし
て示すブロック構成図、第３図は第２図の動作を説明す
るためのタイミング図、第４図は同実施例の変形例を示
すブロック構成図。第５図及び第６図はそれぞれ従来の同期信号分離回路を
示すブロック構成図及びその動作を説明するためのフロ
ーチャー１〜である。１１、１２・・・入力端子、１３・・・フレーム同期パ
ターン検出回路、１４・・・サブフレームカウンタ、１
５・・・フレームカウンタ、１６・・・ゲート信号発生
回路、１７・・・オア回路、１８・・・アンド回路、１
９・・・同期はずれフレームカウンタ、　２０・・・オ
ア回路、２１・・・アンド回路、２２・・・グー１−信
号発生回路、２３・・・アンド回路、２４．２５・・・
入力端子、２６・・・フレーム同期パターン検出回路、
２７・・・フレームカウンタ、２８・・・ゲート信号発
生回路、２９・・・オア回路、３０・・・アンド回路、
３１・・・同期はずれフレームカウンタ、３２・・・ア
ンド回路、３３・・・ラッチ回路、３４・・・比較回路
、３５・・・アンド回路、３６・・・オア回路、３７・
・・ＤＦＦ回路、３８・・・減算回路、　３９．４０・
・・比較器、４１〜４３・・・アンド回路。第６図昭和　　　年　　　月　　　日

Claims

【特許請求の範囲】

基準クロック信号の所定周期でフレームが構成され各フ
レーム毎に同期パターンが含まれてなるデータが入力さ
れ該データから前記同期パターンを検出してフレーム同
期信号を生成するフレーム同期パターン検出回路と、前
記基準クロック信号をカウントするフレームカウンタと
、このフレームカウンタのカウント値の所定値毎にウイ
ンドパルスを発生するゲート信号発生回路と、このゲー
ト信号発生回路からウインドパルスが発生されかつ前記
フレーム同期信号が発生された状態で前記フレームカウ
ンタをクリアする第１の制御回路と、前記ゲート信号発
生回路から出力されるウインドパルスの発生時期と前記
フレーム同期信号の発生時期とが一致しない状態をカウ
ントし該カウント値が所定値に達した状態で同期はずれ
信号を発生する同期はずれフレームカウンタと、前記ゲ
ート信号発生回路からウインドパルスが発生されかつ前
記フレーム同期信号が発生された状態で前記同期はずれ
フレームカウンタをクリアする第２の制御回路と、前記
フレームカウンタのカウント値を前記フレーム同期信号
の発生毎にラッチするラッチ回路と、このラッチ回路に
入力されるカウント値と該ラッチ回路から出力されるカ
ウント値とを比較しその差分が所定値内にある状態でパ
ルス信号を発生する比較回路と、この比較回路からパル
ス信号が出力されかつ前記同期はずれ信号が発生されて
いる状態で前記フレーム同期信号が出力されたとき前記
フレームカウンタをクリアする第３の制御回路とを具備
し、前記同期はずれフレームカウンタから同期はずれ信
号が出力されている状態では、前記フレーム同期信号と
ウインドパルスとの発生時期が一致しないとき前記パル
ス信号とフレーム同期信号との発生時期が一致した状態
で前記フレームカウンタをクリアし、前記フレーム同期
信号とウインドパルスとの発生時期が一致したとき前記
フレーム同期信号に同期させて前記フレームカウンタ及
び同期はずれフレームカウンタをクリアするようにして
なることを特徴とする同期信号分離回路。