JPS61225919A

JPS61225919A - 同期信号分離回路

Info

Publication number: JPS61225919A
Application number: JP60067010A
Authority: JP
Inventors: Yuichi Miyano; 祐一宮野; Akinari Nishikawa; 西川　明成
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1985-03-30
Filing date: 1985-03-30
Publication date: 1986-10-07

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の技術分野］この発明は、例えば光学式のコンパクトディスクプレー
ヤ等に使用して好適する同期信号分離回路に関する。

［発明の技術的背景コ周知のように、近時、例えば音響機器や画像機器等の分
野では、可及的に高密度かつ高忠実度記録再生化を図る
ために、情報信号をデジタルデータに変換して例えばデ
ィスク等の記録媒体に記録し、該記録媒体からピックア
ップやヘッド等を用いて上記情報信号を読み出すように
したデジタル記録再生システムが開発されてきている。

このうち、記録媒体から情報信号を読み出す再生システ
ムとしては、ディスクを記録媒体とした、例えば光学式
のコンパクトディスクプレーヤやビデオディスクプレー
ヤ等が、一般によく知られているところである。

ところで例えば光学式のコンパクトディスクプレーヤ等
にあっては、ディスクに基準クロック信号の５８８周期
（チャンネルビット）を１フレームとしてデータが記録
されており、各フレームの先頭には２４チヤン、ネルピ
ットのフレーム同期パターンが設けられてい、る。そし
て、ディスクの再生時には、再生信号中からフレーム同
期パターンを検出してフレーム同期信号を生成し、該フ
レーム同期信号に基づいて例えばディスクモータの回転
速度制御や復調再生処理等が行なわれるものである。

第５図は、ディスクの再生信号からフレーム同期信号を
分離するための、従来の同期信号分離回路を示すもので
ある。すなわち、図中１１は入・万端子で、図示しない
ピックアップから出力される再生信号をレベルスライス
してなるデジタルデータＥＦＨＩが供給されている。ま
た、図中１２は入力端子で、コンパクトディスクプレー
ヤ内で生成されるシステムクロック（上記デジタルデー
タＥＦ）ＩＩを構成するチャンネルビットの周波数に対
応）　ＰＫが供給されている。

そして、上記デジタルデータＥＦＨＩ及びシステムクロ
ックＰＫは、フレーム同期パターン検出回路１３に供給
され、システムクロックＰＫに同期してデジタルデータ
ＥＦＨＩからフレーム同期パターンが検出されて、フレ
ーム同期信号５ＹＮＣが生成される。

一方、上記システムクロックＰＫは、サブフレームカウ
ンタ１４及びフレームカウンタ１５に供給されてカウン
トされる。このうち、フレームカラ・ンタ１５が、シス
テムクロックＰＫを約１フレーム分°（約５８８チヤン
ネルビツト）カウントすると、ゲート信号発生回路１６
から所定幅のウィンドパルスＷＤが機械的に出力される
。

このウィンドパルス−〇は、オア回路１７を介して、ア
ンド回路１８に供給される。また、このアンド回路１８
には、上記フレーム同期信号５ＹＮＣが供給されている
。このため、ウィンドパルス−〇の発生時期とフレーム
同期信号５ＹＮＣの発生時期とが一致していれば、アン
ド回路１８から上記フレーム同期信号５ＹＮＣが出力さ
れ、このときのフレーム同期信号が正規のフレーム同期
信号として、コンパクトディスクプレーヤの各種の制御
や処理に供されるものである。

したがって、システムクロックＰＫをカウントして１フ
レ一ム周期で機械的に得られるウィンドパルスＷＤの発
生時期と、フレーム同期パターン検出回路１３から得ら
れるフレーム同期信号５ＹＮＣの発生時期とが一致して
いるときに、このフレーム同期信号を正規のデータとみ
なすようにしているものである。

また、上記アンド回路１８から出力されるフレーム同期
信号５ＹＮＣは、上記フレームカウンタ１５に供給され
、そのカウント値をクリアする。このため、フレームカ
ウンタ１５は、再びシステムクロックＰＫをカウントし
、ここにウィンドパルス−〇が繰返し発生されるように
なるものである。

一方、上記フレームカウンタ１５は、１フレ一ム分のカ
ウントが終了する毎に、同期はずれフレームカウンタ１
９にパルス信号を発生する。この同期はずれフレームカ
ウンタ１９は、上記パルス信号をカウントするものであ
るが、上記アンド回路１８からフレーム同期信号Ｓ、Ｙ
ＮＣが発生されると、それによってカウント値がクリア
されるため、正常にフレーム同期信号５ＹＮＣが発生さ
れている状態では、カウント動作１以上にはならないよ
うになされている。

ここで、例えば電源投入時やバーストエラーの発生等に
より、フレーム同期信号５ＹＮＣが得られなく・なると
、同期はずれフレームカウンタ１９がクリアされなくな
るので、該同期はずれカウンタ１９のカウント値が大き
くなる。

そして、同期はずれフレームカウンタ１９は、そのカウ
ント値が所定値以上になると、同期はずれ信号ＦＳＰＳ
を発生する。この同期はずれ信号ＦＳＰＳは、オア回路
２０を介してアンド回路２１に供給される。

なお、このアンド回路２１には、上記フレーム同期パタ
ーン検出回路１３から出力されるフレーム同期信号５Ｙ
ＮＣが供給されている。

ここで、前記サブフレームカウンタ１４は、システムク
ロックＰＫを１フレ一ム分カウントすることにより、ゲ
ート信号発生回路２２から上記ウィンドパルス−〇より
も例えば幅の広いサブウィンドパルス３８１０が発生さ
れるようになる。このサブフレームカウンタ１４は、ア
ンド回路２１の出力によってクリアされるようになる。

そして、上記サブウィンドパルス５ＢＷＤは、アンド回
路２３を介して、上記オア回路１７に供給される。なお
、上記アンド回路２３に°は、上記同期はずれ信号ＦＳ
ＰＳが供給されている。

このため、上記同期はずれ信号ＦＳＰＳが発生されてか
ら最初にフレーム同期信号５ＹＮＣが発生されると、サ
ブフレームカウンタ１４°がクリアされ、次のフレーム
同期信号５ＹＮｅがサブウィンドパルス５ＢＷＤの発生
時期に一致するように発生されたとき、同期はずれブレ
ームカウンタ１９がクリアされ、同期はずれ信号ＦＳＰ
Ｓの発生が停止され、ここに元の状態に戻されるもので
ある。

以上の動作をまとめると、第６図に示すフローチャート
のようになる。すなわち、システムクロックＰＫが供給
されると、ステップＳ１でサブフレームカウンタ１４及
びフレームカウンタ１５がカウント動作を開始する。そ
して、ステップＳ２でゲート信号発生回路１６からウィ
ンドパルスＳＩＤが発生されたか否かが判別される。ウ
ィンドパルス−〇が発生されていなければ（Ｎｏ＞　、
そのまま判別動作が継続され、発生されていれば（ＹＥ
Ｓ）、ステップＳ３で同期はずれフレームカウンタ１９
が＋１される。

次に、ステップＳ４で、ウィンドパルスＷＯとフレーム
同期信号５ＹＮＣとが同じ時期に発生されたか否かが判
別され、る。そして、同じ時期に発生されていれば、つ
まり一致していれば（ＹＥＳ）、ステップＳ５でサブフ
レームカウンタ１４．７レームカウンタ１５及び同期は
ずれフレーム、カウンタ１９がクリアされ、ステップＳ
２にもどされる。

また、一致していなければ（Ｎｏ）、ステップＳ６で同
期はずれフレームカウンタ１９のカウント値が所定数ｎ
以上であるか、ｎ未満であるかが判別される。そして、
上記ｎ未満であれば（Ｎｏ）ステップＳ２に戻され、ｎ
以上であれば（ＹＥＳ）ステップＳ７で同期はずれフレ
ームカウンタ１９がら上記同期はずれ信号ＦＳＰＳが発
生される。

その後、ステップＳ８でゲート信号発生回路２２からサ
ブウィンドパルス５ＢＷＤが発生されたか否かが判別さ
れる。サブウィンドパルス５ＢＷＤが発生されていなけ
れば（Ｎｏ）、そのまま判別動作が継続され、発生され
ていれば（ＹＥＳ）　、ステップＳ９でサブウィンドパ
ルス５ＢＷＤとフレーム同期信号５ＹＮＣとが同じ時期
に発生されたか否かが判別される。そして、同じ時期に
発生されていなければ、つまり一致していなければ（Ｎ
ｏ）　、その判別動作が継続され、一致していれば（Ｙ
ＥＳ）　、前記ステップＳ５に戻され、以後正常な動作
に戻されるものである。

すなわち、上記のような手段を用いれば、フレーム同期
信号５ｙＮｃが発生されなくなってから１、再び発生さ
れたとき・、それが２回以上でかつウィンドパルスＷＤ
の発生時期に一致したとき、そのフレーム同期信号５Ｖ
ＮＣを正規のデータとみなすようにしているので、極め
て信頼性の高いフレーム同期信号′を得ることができる
ものである。

［背景技術の問題点］しかしながら、上記のような従来の同期信号分離回路で
は、ウィンドパルスＩＩＤを生成するフレームカウンタ
１５及びゲート信号発生回路１６と、サブウィンドパル
ス５ＢＷＤを生成するサブフレームカウンタ１４及びゲ
ート信号発生回路２２とが必要になるため、構成が複雑
化し、小形化に不向きとなり、特に、ＩＣ（集積回路）
化した場合、経済的に不利になるという問題を有してい
る。

［発明の目的］この発明は上記事情を考慮してなされたもので、簡易な
構成でしかも正確なフレーム同期信号の生成に寄与し得
る極めて良好な同期信号分離回路を提供することを目的
とする。

［発明の概要］すなわち、この発明に係る同期信号分離回路は、基準ク
ロック信号の所定周期でフレームが構成され各フレーム
毎に同期パターンが含まれてなるデータが入力され該デ
ータから前記同期パターンを検出してフレーム同期信号
を生成するフレーム同期パターン検出回路と、前記基準
クロック信号をカウントするフレームカラン°りと、こ
のフレームカウンタのカウント値の所定値毎にウィンド
パルスを発生するゲート信号発生回路と１．このゲート
信号発生回路からウィンドパルスが発生されかつ前記フ
レーム同期信号が発生された状態で前記フレームカウン
タをクリアする第１の制御回路と、前記ゲート信号発生
回路から出力されるウィンドパルスの発生時期と前記フ
レーム同期信号の発生時期とが一致しない状態をカウン
トし該カウント値が所定値に達した状態で同期はずれ信
号を発生する同期はずれフレームカウンタと、前記ゲー
ト信号発生回路からウィン、ドパルスが発生されかつ前
記フレーム同期信号が発生された状態で前記同期はずれ
フレームカウンタをクリアする第２の制御回路と、前記
フレームカウンタのカウント値の上位桁を前記フレーム
同期信号の発生毎にラッチするラッチ回路と、このラッ
チ回路に入力さ４るカウント値と該ラッチ回路から出力
されるカウント値とが一致した状態でパルス信号を発生
する一致回路と、この一致回路からパルス信号が出力さ
れかつ前記同期はずれ信号が発生されている状態で前記
フレーム同期信号が出力されたとき前記フレームカウン
タをクリアする第３の制御回路とを具備し、前記同期は
ずれフレームカウンタから同期はずれ信号が出力されて
いる状態では、前記フレーム同期信号とウィンドパルス
との発生時期が一致しないとき前記パルス信号とフレー
ム同期信号との発生時期が一致した状態で前記フレーム
カウンタをクリアし、前記フレーム同期信号とウィンド
パルスとの発生時期が一致したとき前記フレーム同期信
号に同期させて前記フレームカウンタ及び同期はずれフ
レームカウンタをクリアするようにすることにより、簡
易な構成でしかも正確なフレーム同期信号の生成に寄与
し得るようにしたものである。

［発明の実施例］以下、この発明の一実施例について図面を参照して詳細
に説明する。第１図において、２４は前記デジタルデー
タＥＦ旧の供給される入力端子である。

また、図中２５は前記システムクロックＰＫの供給され
る入力端子である。

そして、上記デジタルデータＥＦＨＩ及びシステムクロ
ックＰＫは、フレーム同期パターン検出回路２６に供給
され、システムクロック、ＰＫに同期してデジタルデー
タＥＦ）４１から７．レーム同期パターンが検出されて
、フレーム同期信号５ＹＮＣが生成される。

一方、上記システムクロックＰＫは、フレームカウンタ
２１に供給されてカウントされる。そして、このフレー
ムカウンタ２７が、システムクロックＰＫを約１フレー
ム分カウントすると、ゲート信号発生回路２８から、ウ
ィンドパルス−〇が機械的に出力される。

このウィンドパルス−〇は、オア回路２９を介してアン
ド回路３０に供給される。また、このアンド回路３０に
は、上記フレーム同期信号５ＹＮＣが供給されている。

このため、ウィンドパルスＷＤの発生時期とフレーム同
期信号５ＹＮＣの発生時期とが一致していれば、アンド
回路３０から上記フレーム同期信号５ＶＮＣが出力され
るようになる。そして、このときのアンド回路３０から
出力されるフレーム同期信号５ＹＮＣを正規のフレーム
同期信号５ｙｓｃとみなすようにしているものである。

また、上記アンド回路３０から出力されるフレーム同期
信号５ＹＮｅは１．フレームカウンタ２１に供給され、
そのカウント値をクリアする。このため、フレームカウ
ンタ２７は、再びシステムクロックＰＫをカウントし、
ここにウィンドパルス−〇が繰返し発生されるようにな
るものである。

一方、上記フレームカウンタ２７は、約１フレーム分カ
ウントする毎に、同期はずれフレームカウンタ３１にパ
ルス信号を供給する。ここで、上記同期はずれフレーム
カウンタ３１は、上記パルス信号の発生回数をカウント
するものであるが、上記アンド回路３０からフレーム同
期信号５ＹＮｅが発生されると、それによってカウント
値がクリアされるため、正常にフレーム同期信号５ＹＮ
Ｃが発生されている状態では、カウント値が１以上には
ならないようになされている。

ここで、例えば電源投入時やバーストエラーの発生等に
よって、フレーム同期信号５ＹＮＣが連続して得られな
くなると、同期はずれフレームカウンタ３１がクリアさ
れなくなるので、該同期はずれフレームカウンタ３１の
カウント値が大きくなる。

そして、同期はずれフレームカウンタ３１は、そのカウ
ント値が所定値（例えば２）以上になると、同期はずれ
信号ＦＳＰＳを発生する。この同期はずれ信号ＦＳＰＳ
は、アンド回路３２を介して上記オア回路２９に供給さ
れる。

一方、上記フレームカウンタ２７のカウント値のうら上
位桁は、ラッチ回路３３に供給される。このラッチ回路
３，３は、上記フレーム同期パターン検出回路２６から
出力されるフレーム同期信号５ＶＮｅに同期して、入力
データをラッチするものである。

そして、ラッチ回路３３の入力側のデータと、出力側の
データとが、一致回路３４で一致しているが否かが判別
される。すなわち、現在フレームカウンタ２７から出力
されているカウント値の上位桁と、その１つ前のフレー
ム同期信号５ＹＮＣでラッチされたフレームカウンタ２
１のカランと値の上位桁との一致が判別されるものであ
る。

ここで、上記一致回路３４は、入力された２つのカウン
ト値が一致したとき、パルス信号ＰＬを発生するもので
ある。そして、このパルス信号ＰＬは、上記アンド回路
３２に供給される。

このため、フレーム同期信号５ＹＮＣが連続して検出さ
れなくなり、同期はずれフレームカウンタ３１から同期
はずれ信号ＦＳＰＳが発生されている状態では、フレー
ム同期信号５ＹＮＣが上記パルス信号ＰＬの発生期間中
に発生されたときに、フレームカウンタ２１がクリアさ
れ、その時点から１フレ一ム分経過後にウィンドパルス
−Ｄが発生されるようになる。

そして、このときに発生されたウィンドパルスＷＤの発
生期間中にフレーム同期信号５ＹＮＣが発生されると１
、以後、前述した正常状態に戻されるものである。また
、このときに発生されたウィンドパルス−Ｏの発生期間
中にフレーム同期信号５ＶＮＣが発生されなければ、再
びフレーム同期信号５ＹＮＣが上記パルス信号ＰＬの発
生期間中に発生されるようになるまで持って、上述した
動作が繰返されるものである。

第２図は、第１図をより具体的にして示すもので、フレ
ームカウンタ２１として４ピツトのものを用いた場合を
示している。すなわち、正常な動作状態では、フレーム
同期パターン検出回路２６から出力されるフレーム同期
信号５ＹＮＣが、ウィンドパルス−〇の発生期間中に発
生されるので、アンド回路３５の出力がオ°ア回路３６
を介してフレームカウンタ２１に供給され、フレームカ
ウンタ２１がクリアされる。

ここで、フレームカウンタ２７の４ビツトの出力データ
Ｑ３〜ＱＯを第３図（ａ）に示し、ウィンドパルスＷＤ
を第３図（ｂ）に示し、フレーム同期信号５ＹＮＣを第
３図（Ｃ）に示すものとして、フレーム同期信号５ＹＮ
Ｃが連続して検出されなくなり、同期はずれフレームカ
ウンタ３１から同期はずれ信号ＦＳＰＳが発生された場
合の動作について説明する。

すなわち、時刻Ｔ１で第３図（ｅ）に示すように同期は
ずれ信号ＦＳＰＳが発生されたとすると、その後最初に
（時刻Ｔ２　）で発生されたフレーム同期信号５ＹＮＣ
をシステムクロックＰＫでラッチした、Ｄタイプフリッ
プ７０ツブ回路（以下ＤＦＦ回路という）３７の出力に
よって、このときの７レームカウンタ２７のカウント値
（１０１１）のうちの上位２ビツト（１０）が、第３図
（ｄ）に示すように、ラッチ回路３３にラッチされる。

そして、再び、時刻Ｔ３で、フレーム同期信号５ＹＮＣ
が発生されると、そのときの７レームカウンタ２７の値
（００１１）のうちの上位２ビツト（００）がラッチ回
路３３にラッチされることになるが、このとき該値（０
０）と先にラッチされた値（１０）とが、上記一致回路
３４を構成する排他的論理和回路（以下ＥＸ−オア回路
という）３８゜、３９に供給される。このため、アンド
回路４０の出力は、第３図（ｆ）に示すように、Ｌレベ
ルの・ままとなされている。

次に、時刻Ｔ４で、フレーム同期信号５ＹＮＣが発生さ
れると、そのときのフレームカウンタ２７の上位２ビツ
ト（００）がラッチ回路３３にラッチされ、このとき先
にラッチされた値（００）とが、上記ＥＸ−オア回路３
８．３９に供給されることにより、上記アンド回路４０
から第３図（ｆ）に示すようにパルス信号ＰＬが発生さ
れる。

そして、上記フレーム同期信号５ＹＮＣに同期してアン
ド回路４１の出力がＨレベルとなり、また同期はずれ信
号ＦＳＰＳが発生されているので、アンド回路４２の出
力がＨレベルとなされる。このため、前記オア回路３６
から第３図（０）に示すようにＨレベルの信号が出力さ
れ、ここで７レームカウンタ２１がクリアされるように
なる。

これにより、時刻Ｔ５で第３図（ｂ）に示すように、ウ
ィンドパルス−Ｏが発生され、このとき第３図（Ｃ）に
示すように、フレーム同期信号５ＹＮＣが発生されれば
、アンド回路３５の出力によって同期はずれフレームカ
ウンタ３１がクリアされ、第３図（ｅ）に示すように同
期はずれ信号ＦＳＰＳの発生が停止される。そして、以
後通常の動作状態に戻されるものである。

なお、時刻Ｔ５で発生されたウィンドパルス−〇内に、
フレーム同期信号５ＹＮＣが発生されない場合は、再び
アンド回路４０からパルス信号ＰＬが発生されるまで上
記動作を繰返すものである。

したがって、上記実施例のような構成によれば。

従来と同様な動作を、従来よりも簡易な構成で実現する
ことができ、小形化及びＩＣ化に好適するものである。

ここで、上記一致回路３４によってラッチ回路３３の入
力側のデータと出力側のデータとの一致を検出する。つ
まりフレームカウンタ２７のカウント値の上位ビット同
志の一致を検出するということは、フレーム同期信号５
ＹＮＣが略一定の周期で発生されていることを検出して
いるということである。

ここで、第４図は、上記実施例の変形例を示すものであ
る。すなわち、これは、フレームカウンタ２７から出力
されるカウント値の上位ビットを。

前記フレーム同期信号５ＹＮＣに同期してラッチ動作を
行なう２つのラッチ回路４３．４４に順次ラッチさせる
ようにし、３人力の一致回路４５でその一致をとり、前
記パルス信号ＰＬを発生させるようにしたもので、この
ような構成によっても上記実施例と同様な効果を得るこ
とができるものである。

なお、この発明は上記実施例に限定されるものではなく
、この外その要旨を逸脱しない範囲で種々変形して実施
することができる。

［発明の効果］したがって０以上詳述したようにこの発明によれば、簡
易な構成でしかも正確なフレーム同期信号の生成に寄与
し得る極めて良好な同期信号分離回路を提供することが
できる。

【図面の簡単な説明】

第１図はこの発明に係る同期信号分離回路の一実施例を
示すブロック構成図、第２図は第１図をより具体的にし
て示すブロック構成図、第３図は第２図の動作を説明す
るためのタイミング図、第４図は同実施例の変形例を示
すブロック構成図、第５図及び第６図はそれぞれ従来の
同期信号分離回路を示すブロック構成図及びその動作を
説明するためのフローチャートである。１１、１２・・・入力端子、１３・・・フレーム同期パ
ターン検出回路、１４・・・サブフレームカウンタ、１
５・・・フレ−ムカウンタ、１６・・・ゲート信号発生
回路、　１７．、、オア回路、１８・・・アンド回路、
１９・・・同期はずれフレームカウンタ、２０・・・オ
ア回路、２１・・・アンド回路、２２・・・ゲート信号
発生回路、２３・・・アンド回路、　２４．２５・・・
入力端子、２６・・・フレーム同期パターン検出回路、
２７・・・フレームカウンタ、２８・・・ゲート信号発
生回路。２９・・・オア回路、３０・・・アンド回路、３１・・
・同期はずれフレームカウンタ、３２・・・アンド回路
、３３・・・ラッチ回路、３４・・・一致回路、３５・
・・アンド回路、３６・・・オア回路、３７・・・ＤＦ
Ｆ回路、　３８．３９・・・ＥＸ−オア回路、４０〜４
２・・・アンド回路、　４３．４４・・・ラッチ回路、
４５・・・一致回路。出願人代理人　弁理士　鈴江武彦第２図１１６図

Claims

【特許請求の範囲】

基準クロック信号の所定周期でフレームが構成され各フ
レーム毎に同期パターンが含まれてなるデータが入力さ
れ該データから前記同期パターンを検出してフレーム同
期信号を生成するフレーム同期パターン検出回路と、前
記基準クロック信号をカウントするフレームカウンタと
、このフレームカウンタのカウント値の所定値毎にウイ
ンドパルスを発生するゲート信号発生回路と、このゲー
ト信号発生回路からウインドパルスが発生されかつ前記
フレーム同期信号が発生された状態で前記フレームカウ
ンタをクリアする第１の制御回路と、前記ゲート信号発
生回路から出力されるウインドパルスの発生時期と前記
フレーム同期信号の発生時期とが一致しない状態をカウ
ントし該カウント値が所定値に達した状態で同期はずれ
信号を発生する同期はずれフレームカウンタと、前記ゲ
ート信号発生回路からウインドパルスが発生されかつ前
記フレーム同期信号が発生された状態で前記同期はずれ
フレームカウンタをクリアする第２の制御回路と、前記
フレームカウンタのカウント値の上位桁を前記フレーム
同期信号の発生毎にラッチするラッチ回路と、このラッ
チ回路に入力されるカウント値と該ラッチ回路から出力
されるカウント値とが一致した状態でパルス信号を発生
する一致回路と、この一致回路からパルス信号が出力さ
れかつ前記同期はずれ信号が発生されている状態で前記
フレーム同期信号が出力されたとき前記フレームカウン
タをクリアする第３の制御回路とを具備し、前記同期は
ずれフレームカウンタから同期はずれ信号が出力されて
いる状態では、前記フレーム同期信号とウインドパルス
との発生時期が一致しないとき前記パルス信号とフレー
ム同期信号との発生時期が一致した状態で前記フレーム
カウンタをクリアし、前記フレーム同期信号とウインド
パルスとの発生時期が一致したとき前記フレーム同期信
号に同期させて前記フレームカウンタ及び同期はずれフ
レームカウンタをクリアするようにしてなることを特徴
とする同期信号分離回路。