JPH11272644A - マイクロコントローラ - Google Patents
マイクロコントローラInfo
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- JPH11272644A JPH11272644A JP10074716A JP7471698A JPH11272644A JP H11272644 A JPH11272644 A JP H11272644A JP 10074716 A JP10074716 A JP 10074716A JP 7471698 A JP7471698 A JP 7471698A JP H11272644 A JPH11272644 A JP H11272644A
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- JP
- Japan
- Prior art keywords
- clock
- peripheral
- circuit
- control signal
- output
- Prior art date
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Abstract
(57)【要約】
【課題】 使用するシステムクロックと周辺クロックの
周波数が任意に設定可能なマイクロコントローラを提供
する。 【解決手段】 周辺クロックで動作する周辺回路と、周
辺回路の出力を、制御信号CONTに応じてデータバス６２
上に供給するバスドライバと、周辺回路の出力を保持し
バスドライバに出力するッチ回路とを備える周辺機能部
３０を使用するともに、周辺機能部３０内のラッチ回路
を制御するための、周辺クロックに同期した制御信号
を、周辺クロック並びにＣＰＵ１０が出力する制御信号
CONTに基づき生成するＲＤ／ＷＲ制御部４０をマイクロ
コントローラ内に設ける。
周波数が任意に設定可能なマイクロコントローラを提供
する。 【解決手段】 周辺クロックで動作する周辺回路と、周
辺回路の出力を、制御信号CONTに応じてデータバス６２
上に供給するバスドライバと、周辺回路の出力を保持し
バスドライバに出力するッチ回路とを備える周辺機能部
３０を使用するともに、周辺機能部３０内のラッチ回路
を制御するための、周辺クロックに同期した制御信号
を、周辺クロック並びにＣＰＵ１０が出力する制御信号
CONTに基づき生成するＲＤ／ＷＲ制御部４０をマイクロ
コントローラ内に設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロコントロ
ーラに関し、特に、周波数の異なるシステムクロックと
周辺クロックとが使用されるマイクロコントローラに関
する。
ーラに関し、特に、周波数の異なるシステムクロックと
周辺クロックとが使用されるマイクロコントローラに関
する。
【０００２】
【従来の技術】マイクロコントローラの中には、周辺回
路の動作速度を変えずに、中央処理装置（以下ＣＰＵを
称す）の動作速度が変えられるものが存在している。
路の動作速度を変えずに、中央処理装置（以下ＣＰＵを
称す）の動作速度が変えられるものが存在している。
【０００３】例えば、特開平７−２９５９５６号公報に
は、ＣＰＵに供給されるシステムクロックと周辺回路に
供給される周辺クロックが同じクロックから生成される
マイクロコントローラであって、図５に示してあるよう
に、システムクロックのクロックパルスの間隔をあける
ことによって、ＣＰＵの動作速度を変えられるマイクロ
コントローラが開示されている。
は、ＣＰＵに供給されるシステムクロックと周辺回路に
供給される周辺クロックが同じクロックから生成される
マイクロコントローラであって、図５に示してあるよう
に、システムクロックのクロックパルスの間隔をあける
ことによって、ＣＰＵの動作速度を変えられるマイクロ
コントローラが開示されている。
【０００４】
【発明が解決しようとする課題】上記した従来のマイク
ロコントローラでは、システムクロックと周辺クロック
とが同じクロックから生成されているので、システムク
ロックと周辺クロックは同期がとれている。従って、上
記マイクロコントローラは、ＣＰＵによる周辺回路のア
クセス時に、同期を取るための処理を行う必要がないも
のとなっているが、システムクロックと周辺クロックを
同じクロックから生成しなければならないものともなっ
ている。
ロコントローラでは、システムクロックと周辺クロック
とが同じクロックから生成されているので、システムク
ロックと周辺クロックは同期がとれている。従って、上
記マイクロコントローラは、ＣＰＵによる周辺回路のア
クセス時に、同期を取るための処理を行う必要がないも
のとなっているが、システムクロックと周辺クロックを
同じクロックから生成しなければならないものともなっ
ている。
【０００５】すなわち、周辺クロックの周波数は、マイ
クロコントローラに備えられる周辺回路の種類に応じて
任意に設定できることが望ましく、また、システムクロ
ックの周波数もマイクロコントローラの利用状況に応じ
て任意に設定できることが望ましいが、上記マイクロコ
ントローラは、そのような設定が行えないものとなって
いた。
クロコントローラに備えられる周辺回路の種類に応じて
任意に設定できることが望ましく、また、システムクロ
ックの周波数もマイクロコントローラの利用状況に応じ
て任意に設定できることが望ましいが、上記マイクロコ
ントローラは、そのような設定が行えないものとなって
いた。
【０００６】そこで、本発明の課題は、使用するシステ
ムクロックと周辺クロックの周波数が任意に設定可能な
マイクロコントローラを提供することにある。
ムクロックと周辺クロックの周波数が任意に設定可能な
マイクロコントローラを提供することにある。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に、本発明の第１の態様では、（イ）システムクロック
並びに周辺クロックを発生するクロック発生回路と、
（ロ）クロック発生回路が発生するシステムクロックに
従って動作する、データバスと接続されたＣＰＵと、
（ハ）クロック発生回路が発生する周辺クロックとＣＰ
Ｕが出力する読出制御信号とに基づき、周辺クロックに
同期した第２読出制御信号を生成する制御信号生成回路
と、（ニ）クロック発生回路が発生する周辺クロックに
従って動作する周辺回路と、（ホ）制御信号生成回路が
出力する第２読出制御信号に従って周辺回路が出力する
データをラッチするラッチ回路と、（ト）読出制御信号
に従ってラッチ回路にラッチされたデータをデータバス
上に出力するバスドライバとを用いて、マイクロコント
ローラを実現する。
に、本発明の第１の態様では、（イ）システムクロック
並びに周辺クロックを発生するクロック発生回路と、
（ロ）クロック発生回路が発生するシステムクロックに
従って動作する、データバスと接続されたＣＰＵと、
（ハ）クロック発生回路が発生する周辺クロックとＣＰ
Ｕが出力する読出制御信号とに基づき、周辺クロックに
同期した第２読出制御信号を生成する制御信号生成回路
と、（ニ）クロック発生回路が発生する周辺クロックに
従って動作する周辺回路と、（ホ）制御信号生成回路が
出力する第２読出制御信号に従って周辺回路が出力する
データをラッチするラッチ回路と、（ト）読出制御信号
に従ってラッチ回路にラッチされたデータをデータバス
上に出力するバスドライバとを用いて、マイクロコント
ローラを実現する。
【０００８】すなわち、本発明の第１の態様では、周辺
回路と、周辺回路の出力をデータバス上に供給するため
のバスドライバとの間に、周辺回路の出力を保持できる
ラッチ回路を設けるとともに、そのラッチ回路を制御す
るための、周辺クロックに同期した（すなわち、周辺回
路の動作に同期した）第２読出制御信号を、周辺クロッ
ク並びにＣＰＵが出力する読出制御信号に基づき生成す
る制御信号生成回路を設ける。これによって、周辺回路
が出力するデータを、システムクロック周波数が何であ
ってもＣＰＵが取り込めるマイクロコントローラ、つま
り、使用するシステムクロックと周辺クロックの周波数
が任意に設定可能なマイクロコントローラを実現する。
回路と、周辺回路の出力をデータバス上に供給するため
のバスドライバとの間に、周辺回路の出力を保持できる
ラッチ回路を設けるとともに、そのラッチ回路を制御す
るための、周辺クロックに同期した（すなわち、周辺回
路の動作に同期した）第２読出制御信号を、周辺クロッ
ク並びにＣＰＵが出力する読出制御信号に基づき生成す
る制御信号生成回路を設ける。これによって、周辺回路
が出力するデータを、システムクロック周波数が何であ
ってもＣＰＵが取り込めるマイクロコントローラ、つま
り、使用するシステムクロックと周辺クロックの周波数
が任意に設定可能なマイクロコントローラを実現する。
【０００９】本発明の第１の態様は、ＣＰＵに対するデ
ータ出力機能のみを有する（あるいは、そのデータ出力
時のタイミング制御が特に必要とされる）周辺回路を備
えるマイクロコントローラに適したものであるが、デー
タ入出力機能を有する周辺回路を備えるマイクロコント
ローラを実現する際には、制御信号生成回路として、ク
ロック発生回路が発生する周辺クロックとＣＰＵが出力
する読出制御信号並びに書込制御信号とに基づき、周辺
クロックに同期した第２読出制御信号及び第２書込制御
信号を生成する回路を採用し、周辺回路として、第２書
込制御信号に従って、データバス上のデータを取り込む
機能を有する回路を採用しておけば良い。
ータ出力機能のみを有する（あるいは、そのデータ出力
時のタイミング制御が特に必要とされる）周辺回路を備
えるマイクロコントローラに適したものであるが、デー
タ入出力機能を有する周辺回路を備えるマイクロコント
ローラを実現する際には、制御信号生成回路として、ク
ロック発生回路が発生する周辺クロックとＣＰＵが出力
する読出制御信号並びに書込制御信号とに基づき、周辺
クロックに同期した第２読出制御信号及び第２書込制御
信号を生成する回路を採用し、周辺回路として、第２書
込制御信号に従って、データバス上のデータを取り込む
機能を有する回路を採用しておけば良い。
【００１０】また、システムクロック並びに周辺クロッ
クを発生するクロック発生回路と、クロック発生回路が
発生するシステムクロックに従って動作する、データバ
スと接続されたＣＰＵと、クロック発生回路が発生する
周辺クロックとＣＰＵが出力する書込制御信号とに基づ
き、周辺クロックに同期した第２書込制御信号を生成す
る制御信号生成回路と、クロック発生回路が発生する周
辺クロックに従って動作する周辺回路であって、制御信
号生成回路が生成する第２書込制御信号に従って、デー
タバス上のデータを取り込む周辺回路とを組み合わせる
ことによって、データ入力機能のみを有する（あるいは
データ入力時のタイミング制御が特に必要とされる）周
辺回路を備えるマイクロコントローラであって、使用す
るシステムクロックと周辺クロックの周波数が任意に設
定可能なマイクロコントローラを実現することも出来
る。
クを発生するクロック発生回路と、クロック発生回路が
発生するシステムクロックに従って動作する、データバ
スと接続されたＣＰＵと、クロック発生回路が発生する
周辺クロックとＣＰＵが出力する書込制御信号とに基づ
き、周辺クロックに同期した第２書込制御信号を生成す
る制御信号生成回路と、クロック発生回路が発生する周
辺クロックに従って動作する周辺回路であって、制御信
号生成回路が生成する第２書込制御信号に従って、デー
タバス上のデータを取り込む周辺回路とを組み合わせる
ことによって、データ入力機能のみを有する（あるいは
データ入力時のタイミング制御が特に必要とされる）周
辺回路を備えるマイクロコントローラであって、使用す
るシステムクロックと周辺クロックの周波数が任意に設
定可能なマイクロコントローラを実現することも出来
る。
【００１１】
【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態を具体的に説明する。まず、図１を用いて、
本発明の一実施形態によるマイクロコントローラの構成
を説明する。
実施の形態を具体的に説明する。まず、図１を用いて、
本発明の一実施形態によるマイクロコントローラの構成
を説明する。
【００１２】図示してあるように、実施形態のマイクロ
コントローラは、ＣＰＵ１０とメモリ部２０と周辺機能
部３０と読み出し／書き込み（以下、ＲＤ／ＷＲと称
す）制御部４０とクロック制御部５０と共通バス６０と
を備える。
コントローラは、ＣＰＵ１０とメモリ部２０と周辺機能
部３０と読み出し／書き込み（以下、ＲＤ／ＷＲと称
す）制御部４０とクロック制御部５０と共通バス６０と
を備える。
【００１３】共通バス６０は、アドレスバス６１、デー
タバス６２、制御バス６３、システムクロック信号線６
４、周辺クロック信号線６５及びクロック一致信号線６
６で構成されており、ＣＰＵ１０とメモリ部２０と周辺
機能部３０とクロック制御部５０は、アドレスバス６
１、データバス６２、制御バス６３によって、相互に接
続されている。さらに、クロック制御部５０は、システ
ムクロック信号線６４によって、ＣＰＵ１０及びメモリ
部２０と接続されており、周辺クロック信号線６５によ
って、周辺機能部３０とＲＤ／ＷＲ制御部４０に接続さ
れている。また、クロック制御部５０は、クロック一致
信号線６６によって、ＲＤ／ＷＲ制御部４０と接続され
ており、ＲＤ／ＷＲ制御部４０は、周辺ＷＲ信号線３
４、周辺ＲＤラッチ信号線３５によって周辺機能部３０
と接続されている。
タバス６２、制御バス６３、システムクロック信号線６
４、周辺クロック信号線６５及びクロック一致信号線６
６で構成されており、ＣＰＵ１０とメモリ部２０と周辺
機能部３０とクロック制御部５０は、アドレスバス６
１、データバス６２、制御バス６３によって、相互に接
続されている。さらに、クロック制御部５０は、システ
ムクロック信号線６４によって、ＣＰＵ１０及びメモリ
部２０と接続されており、周辺クロック信号線６５によ
って、周辺機能部３０とＲＤ／ＷＲ制御部４０に接続さ
れている。また、クロック制御部５０は、クロック一致
信号線６６によって、ＲＤ／ＷＲ制御部４０と接続され
ており、ＲＤ／ＷＲ制御部４０は、周辺ＷＲ信号線３
４、周辺ＲＤラッチ信号線３５によって周辺機能部３０
と接続されている。
【００１４】ＣＰＵ(Central Processing Unit)１０
は、このマイクロコントローラの論理的中枢である。Ｃ
ＰＵ１０は、一般的なマイクロコントローラ内に設けら
れているＣＰＵと同様に、システム制御部、演算部、レ
ジスタ部、演算制御部、共通バス制御部等（図示せず）
からなり、メモリ部２０内に記憶されたプログラム内の
命令に従い、各種のデジタル処理（データの読み出し／
書き込み、データの演算等）を行う。
は、このマイクロコントローラの論理的中枢である。Ｃ
ＰＵ１０は、一般的なマイクロコントローラ内に設けら
れているＣＰＵと同様に、システム制御部、演算部、レ
ジスタ部、演算制御部、共通バス制御部等（図示せず）
からなり、メモリ部２０内に記憶されたプログラム内の
命令に従い、各種のデジタル処理（データの読み出し／
書き込み、データの演算等）を行う。
【００１５】メモリ部２０は、ＲＯＭ(Read Only Memor
y)２１とＲＡＭ(Random Access Memory)２２を備える。
ＲＯＭ２１は、一旦、書き込まれたデータを、電源のオ
ン／オフに関係なく保持し続ける読み出し専用のメモリ
であり、プログラムや固定データの記憶に使用される。
ＲＡＭ２２は、電源の供給が断たれると内部に保持され
ているデータが消失する読み書き可能なメモリであり、
データの一時的な記憶領域あるいは処理領域として使用
される。
y)２１とＲＡＭ(Random Access Memory)２２を備える。
ＲＯＭ２１は、一旦、書き込まれたデータを、電源のオ
ン／オフに関係なく保持し続ける読み出し専用のメモリ
であり、プログラムや固定データの記憶に使用される。
ＲＡＭ２２は、電源の供給が断たれると内部に保持され
ているデータが消失する読み書き可能なメモリであり、
データの一時的な記憶領域あるいは処理領域として使用
される。
【００１６】周辺機能部３０、ＲＤ／ＷＲ制御部４０の
詳細は後述するが、周辺機能部３０は、それぞれ、周辺
クロックで動作するカウンタ、Ａ／Ｄ変換器、並列入出
力部、直列入出力部等を有する回路となっている。ま
た、ＲＤ／ＷＲ制御部４０は、制御バス６３で与えられ
る読出制御信号ＲＤ並びに書込制御信号ＷＲ、周辺クロ
ック信号線６５で与えられる周辺クロック、クロック一
致信号線６６で与えられるクロック一致信号に基づき、
周辺ＲＤラッチ信号、周辺ＷＲを生成し、それらを、周
辺ＷＲ信号線３４、周辺ＲＤラッチ信号線３５を介して
周辺機能部３０に供給する回路となっている。
詳細は後述するが、周辺機能部３０は、それぞれ、周辺
クロックで動作するカウンタ、Ａ／Ｄ変換器、並列入出
力部、直列入出力部等を有する回路となっている。ま
た、ＲＤ／ＷＲ制御部４０は、制御バス６３で与えられ
る読出制御信号ＲＤ並びに書込制御信号ＷＲ、周辺クロ
ック信号線６５で与えられる周辺クロック、クロック一
致信号線６６で与えられるクロック一致信号に基づき、
周辺ＲＤラッチ信号、周辺ＷＲを生成し、それらを、周
辺ＷＲ信号線３４、周辺ＲＤラッチ信号線３５を介して
周辺機能部３０に供給する回路となっている。
【００１７】クロック制御部５０は、第１、第２クロッ
ク発生回路５１、５２と分周回路５３と選択回路５４と
からなる。第１、第２クロック発生回路５１、５２は、
共に、クロックを発生する回路であり、通常は、それぞ
れ、高速動作のためのＭＨｚオーダーのクロックと時計
用の３２ｋＨｚのクロックを発生している。分周回路５
３は、第１クロック発生回路５１が発生したクロックを
分周して、複数の周波数のクロックを生成することが出
来る回路である。
ク発生回路５１、５２と分周回路５３と選択回路５４と
からなる。第１、第２クロック発生回路５１、５２は、
共に、クロックを発生する回路であり、通常は、それぞ
れ、高速動作のためのＭＨｚオーダーのクロックと時計
用の３２ｋＨｚのクロックを発生している。分周回路５
３は、第１クロック発生回路５１が発生したクロックを
分周して、複数の周波数のクロックを生成することが出
来る回路である。
【００１８】選択回路５４は、分周回路５３が生成した
クロックと第２クロック発生回路５２が生成したクロッ
クの中の、ＣＰＵ１０によってシステムクロックとして
使用することが指定されたクロックを、システムクロッ
ク信号線６４を用いてＣＰＵ１０並びにメモり２０に供
給する回路である。さらに、選択回路５４は、周辺クロ
ックとして使用することが指定されたクロックを、周辺
クロック信号線６５を介して周辺機能部３０並びにＲＤ
／ＷＲ制御部４０に供給する処理も行う。また、選択回
路５４は、システムクロック、周辺クロックとして同じ
クロックを出力している場合には、クロック一致信号線
６６を介してＲＤ／ＷＲ制御部４０に、ハイレベルのク
ロック一致信号を供給し、システムクロック、周辺クロ
ックとして異なるクロックを出力している場合には、ロ
ーレベルのクロック一致信号を供給する回路ともなって
いる。
クロックと第２クロック発生回路５２が生成したクロッ
クの中の、ＣＰＵ１０によってシステムクロックとして
使用することが指定されたクロックを、システムクロッ
ク信号線６４を用いてＣＰＵ１０並びにメモり２０に供
給する回路である。さらに、選択回路５４は、周辺クロ
ックとして使用することが指定されたクロックを、周辺
クロック信号線６５を介して周辺機能部３０並びにＲＤ
／ＷＲ制御部４０に供給する処理も行う。また、選択回
路５４は、システムクロック、周辺クロックとして同じ
クロックを出力している場合には、クロック一致信号線
６６を介してＲＤ／ＷＲ制御部４０に、ハイレベルのク
ロック一致信号を供給し、システムクロック、周辺クロ
ックとして異なるクロックを出力している場合には、ロ
ーレベルのクロック一致信号を供給する回路ともなって
いる。
【００１９】次に、図２を用いて、ＲＤ／ＷＲ制御部４
０の構成を説明する。図示してあるように、ＲＤ／ＷＲ
制御部４０は、４つのＤ型（遅延型）フリップフロップ
（以下、ＦＦと表記する）０〜３と、ＡＮＤゲート４
４、４６、４７と、ＯＲゲート４５、４８とインバータ
４９とからなる。
０の構成を説明する。図示してあるように、ＲＤ／ＷＲ
制御部４０は、４つのＤ型（遅延型）フリップフロップ
（以下、ＦＦと表記する）０〜３と、ＡＮＤゲート４
４、４６、４７と、ＯＲゲート４５、４８とインバータ
４９とからなる。
【００２０】ＦＦ０〜ＦＦ３のＣＫ入力端子は、周辺ク
ロック信号線６５に接続されている。ＦＦ０のＤ入力端
子は、制御バス６３に含まれる、読出制御信号ＲＤ用の
信号線であるＲＤ信号線４２に接続されている。ＦＦ０
のＱ出力端子は、ＦＦ１のＤ入力端子及びＡＮＤゲート
４４の一方の入力端子と接続されており、ＡＮＤゲート
４４の他方の入力端子は、ＦＦ１の−Ｑ出力端子（図で
は、Ｑにバーを付した符号を用いている）と接続されて
いる。ＡＮＤゲート４４の出力端子は、クロック一致信
号線６６がその一方の入力端子に接続されたＯＲゲート
４５の他方の入力端子に接続されており、ＯＲゲート４
５の出力が周辺ＲＤラッチ信号線３５に接続されてい
る。
ロック信号線６５に接続されている。ＦＦ０のＤ入力端
子は、制御バス６３に含まれる、読出制御信号ＲＤ用の
信号線であるＲＤ信号線４２に接続されている。ＦＦ０
のＱ出力端子は、ＦＦ１のＤ入力端子及びＡＮＤゲート
４４の一方の入力端子と接続されており、ＡＮＤゲート
４４の他方の入力端子は、ＦＦ１の−Ｑ出力端子（図で
は、Ｑにバーを付した符号を用いている）と接続されて
いる。ＡＮＤゲート４４の出力端子は、クロック一致信
号線６６がその一方の入力端子に接続されたＯＲゲート
４５の他方の入力端子に接続されており、ＯＲゲート４
５の出力が周辺ＲＤラッチ信号線３５に接続されてい
る。
【００２１】ＦＦ２のＤ入力端子は、制御バス６３に含
まれる、書込制御信号ＷＲ用の信号線であるＷＲ信号線
４３に接続されており、ＦＦ２のＱ出力端子は、ＦＦ３
のＤ入力端子及び３入力ＡＮＤゲートであるＡＮＤゲー
ト４７の一入力端子と接続されている。ＡＮＤゲート４
７の残りの２つの入力端子は、それぞれ、ＦＦ３の−Ｑ
出力端子（図では、Ｑにバーを付した符号を用いてい
る）と、クロック一致信号線６６がその入力端子に接続
されたインバータ４９の出力端子に接続されている。
まれる、書込制御信号ＷＲ用の信号線であるＷＲ信号線
４３に接続されており、ＦＦ２のＱ出力端子は、ＦＦ３
のＤ入力端子及び３入力ＡＮＤゲートであるＡＮＤゲー
ト４７の一入力端子と接続されている。ＡＮＤゲート４
７の残りの２つの入力端子は、それぞれ、ＦＦ３の−Ｑ
出力端子（図では、Ｑにバーを付した符号を用いてい
る）と、クロック一致信号線６６がその入力端子に接続
されたインバータ４９の出力端子に接続されている。
【００２２】また、ＡＮＤゲート４６の２つの入力端子
は、それぞれ、ＷＲ信号線４３とクロック一致信号線６
６が接続されており、ＡＮＤゲート４６、４７の出力端
子が、ＯＲゲート４８の２つの入力端子にそれぞれ接続
されている。そして、ＯＲゲート４８の出力端子が周辺
ＷＲ信号線３４に接続されている。
は、それぞれ、ＷＲ信号線４３とクロック一致信号線６
６が接続されており、ＡＮＤゲート４６、４７の出力端
子が、ＯＲゲート４８の２つの入力端子にそれぞれ接続
されている。そして、ＯＲゲート４８の出力端子が周辺
ＷＲ信号線３４に接続されている。
【００２３】次に、周辺機能部３０内に設けられている
カウンタ関連の回路構成のみを示したブロック図である
図３を用いて、周辺機能部３０の構成を説明する。図示
したように、周辺機能部３０内のカウンタ関連の回路
は、カウンタ３１とＲＤラッチ３２とバスドライバ３３
とから構成されている。カウンタ３１は、周辺ＷＲ信号
線３４、周辺クロック信号線６５、データバス６２並び
にＲＤラッチ３２と接続されている。また、ＲＤラッチ
３２は、周辺ＲＤラッチ信号線３５とバスドライバ３３
とも接続されており、バスドライバ３３は、ＲＤ信号線
４２とデータバス６２とも接続されている。
カウンタ関連の回路構成のみを示したブロック図である
図３を用いて、周辺機能部３０の構成を説明する。図示
したように、周辺機能部３０内のカウンタ関連の回路
は、カウンタ３１とＲＤラッチ３２とバスドライバ３３
とから構成されている。カウンタ３１は、周辺ＷＲ信号
線３４、周辺クロック信号線６５、データバス６２並び
にＲＤラッチ３２と接続されている。また、ＲＤラッチ
３２は、周辺ＲＤラッチ信号線３５とバスドライバ３３
とも接続されており、バスドライバ３３は、ＲＤ信号線
４２とデータバス６２とも接続されている。
【００２４】カウンタ３１は、周辺クロック信号線６５
を介して入力される周辺クロックに従って、カウントを
行い、そのカウント値（時刻データ）をＲＤラッチ３２
側へ出力する回路である。また、カウンタ３１は、周辺
ＷＲ信号線３４を介して入力される周辺ＷＲに従って、
データバス６２上のデータを取り込む機能も有した回路
となっている。ＲＤラッチ３２は、周辺ＲＤラッチ信号
線３５を介してゲート端子に入力される周辺ラッチ信号
に従って、カウンタ３１からのデータをラッチし、ラッ
チしたデータをバスドライバ３３側へ出力する動作、あ
るいは、カウンタ３１からのデータそのままバスドライ
バ３３側へ出力する動作を行う。バスドライバ３３は、
ＲＤ信号線４２を介して入力される読出制御信号ＲＤに
従って、ＲＤラッチ３２からのデータの、データバス６
２上への出力を行う回路である。
を介して入力される周辺クロックに従って、カウントを
行い、そのカウント値（時刻データ）をＲＤラッチ３２
側へ出力する回路である。また、カウンタ３１は、周辺
ＷＲ信号線３４を介して入力される周辺ＷＲに従って、
データバス６２上のデータを取り込む機能も有した回路
となっている。ＲＤラッチ３２は、周辺ＲＤラッチ信号
線３５を介してゲート端子に入力される周辺ラッチ信号
に従って、カウンタ３１からのデータをラッチし、ラッ
チしたデータをバスドライバ３３側へ出力する動作、あ
るいは、カウンタ３１からのデータそのままバスドライ
バ３３側へ出力する動作を行う。バスドライバ３３は、
ＲＤ信号線４２を介して入力される読出制御信号ＲＤに
従って、ＲＤラッチ３２からのデータの、データバス６
２上への出力を行う回路である。
【００２５】周辺機能部３０が備える他の回路（Ａ／Ｄ
変換器、並列入出力部、直列入出力部等）にも、ＲＤラ
ッチ３２に相当するラッチ回路が付加されており、当該
ラッチ回路の出力がバスドライバを介してデータバスに
出力されるようになっている。
変換器、並列入出力部、直列入出力部等）にも、ＲＤラ
ッチ３２に相当するラッチ回路が付加されており、当該
ラッチ回路の出力がバスドライバを介してデータバスに
出力されるようになっている。
【００２６】以下、システムクロック周波数が周辺クロ
ック周波数よりも低い状況（クロック制御部５０が、ロ
ーレベルのクロック一致信号を出力している状況）下に
おいて、周辺機能部３０内のカウンタ３１へのアクセス
が行われる場合を例に、図１ないし図３、及び、図４を
参照して、実施形態のマイクロコントローラの動作を説
明する。
ック周波数よりも低い状況（クロック制御部５０が、ロ
ーレベルのクロック一致信号を出力している状況）下に
おいて、周辺機能部３０内のカウンタ３１へのアクセス
が行われる場合を例に、図１ないし図３、及び、図４を
参照して、実施形態のマイクロコントローラの動作を説
明する。
【００２７】まず、読出アクセス時の動作を説明する。
カウンタ３１の内容（時刻データ）を読み出す際、ＣＰ
Ｕ１０は、図４に模式的に示してあるように、システム
クロックに同期した形で、アドレスバス６１上にカウン
タ３１を指定するアドレスであるカウンタアドレスを出
力するとともに、ＲＤ信号線４２にハイレベルのＲＤを
出力する。
カウンタ３１の内容（時刻データ）を読み出す際、ＣＰ
Ｕ１０は、図４に模式的に示してあるように、システム
クロックに同期した形で、アドレスバス６１上にカウン
タ３１を指定するアドレスであるカウンタアドレスを出
力するとともに、ＲＤ信号線４２にハイレベルのＲＤを
出力する。
【００２８】ＲＤ／ＷＲ制御部４０内のＦＦ０は、ＲＤ
信号線４２上のデータを周辺クロックの立ち下がり時に
取り込む（図２参照）ので、そのＱ出力は、ＲＤが立ち
上がった時刻ｔ１以後に、最初に周辺クロックが立ち下
がったときに（時刻ｔ２に）、ハイレベルに変化するこ
とになる。また、ＦＦ１は、ＦＦ０のＱ出力を、周辺ク
ロックの立ち下がり時に取り込むので、その−Ｑ（図４
では、Ｑにバーを付した符号を用いている）出力は、時
刻ｔ２から１周辺クロックサイクル分の時間が経過した
ときに、ローレベルに変化することになる。
信号線４２上のデータを周辺クロックの立ち下がり時に
取り込む（図２参照）ので、そのＱ出力は、ＲＤが立ち
上がった時刻ｔ１以後に、最初に周辺クロックが立ち下
がったときに（時刻ｔ２に）、ハイレベルに変化するこ
とになる。また、ＦＦ１は、ＦＦ０のＱ出力を、周辺ク
ロックの立ち下がり時に取り込むので、その−Ｑ（図４
では、Ｑにバーを付した符号を用いている）出力は、時
刻ｔ２から１周辺クロックサイクル分の時間が経過した
ときに、ローレベルに変化することになる。
【００２９】このため、ＦＦ０のＱ出力とＦＦ１の−Ｑ
出力が入力されているＡＮＤゲート４４は、時刻ｔ２か
ら１周辺クロックサイクル分の時間が経過する間、ハイ
レベルの信号を出力する。また、ＡＮＤゲート４４の出
力とクロック一致信号とが入力されているＯＲゲート４
５は、クロック一致信号がローレベルであるので、ＡＮ
Ｄゲート４４の出力と同じパターンの周辺ＲＤラッチ信
号、すなわち、時刻ｔ２から１周辺クロックサイクル分
の時間が経過する間、ハイレベルとなる周辺ＲＤラッチ
信号を出力する。
出力が入力されているＡＮＤゲート４４は、時刻ｔ２か
ら１周辺クロックサイクル分の時間が経過する間、ハイ
レベルの信号を出力する。また、ＡＮＤゲート４４の出
力とクロック一致信号とが入力されているＯＲゲート４
５は、クロック一致信号がローレベルであるので、ＡＮ
Ｄゲート４４の出力と同じパターンの周辺ＲＤラッチ信
号、すなわち、時刻ｔ２から１周辺クロックサイクル分
の時間が経過する間、ハイレベルとなる周辺ＲＤラッチ
信号を出力する。
【００３０】一方、周辺機能部３０内のＲＤラッチ３２
は、周辺ＲＤラッチ信号がハイレベルであるときに、カ
ウンタ３１のカウント結果を取り込む。周辺ＲＤラッチ
信号がハイレベルである期間は、１周辺クロックサイク
ルであるので、結局、ＲＤラッチ３２は、ＲＤがハイレ
ベルとなった直後の周辺クロックサイクルにおけるカウ
ンタのカウント結果（図４では、“Ｎ”）を取り込み、
出力しつづけることになる。そして、ＲＤラッチ３２の
その出力が、ハイレベルのＲＤが入力されているバスド
ライバ３３によって、データバス６２上に出力され、デ
ータバス６２上のデータがＣＰＵ１０によって読み取ら
れ、読出アクセスが完了することになる。
は、周辺ＲＤラッチ信号がハイレベルであるときに、カ
ウンタ３１のカウント結果を取り込む。周辺ＲＤラッチ
信号がハイレベルである期間は、１周辺クロックサイク
ルであるので、結局、ＲＤラッチ３２は、ＲＤがハイレ
ベルとなった直後の周辺クロックサイクルにおけるカウ
ンタのカウント結果（図４では、“Ｎ”）を取り込み、
出力しつづけることになる。そして、ＲＤラッチ３２の
その出力が、ハイレベルのＲＤが入力されているバスド
ライバ３３によって、データバス６２上に出力され、デ
ータバス６２上のデータがＣＰＵ１０によって読み取ら
れ、読出アクセスが完了することになる。
【００３１】次に、書込アクセス時の動作を説明する。
カウンタ３１に、例えばデータ“Ｍ”を書き込む際、Ｃ
ＰＵ１０は、システムクロックに同期した形で、アドレ
スバス上にカウンタアドレスを出力する。また、データ
バス上に、データ“Ｍ”を出力し、ＷＲ信号線上にハイ
レベルのＷＲを出力する。
カウンタ３１に、例えばデータ“Ｍ”を書き込む際、Ｃ
ＰＵ１０は、システムクロックに同期した形で、アドレ
スバス上にカウンタアドレスを出力する。また、データ
バス上に、データ“Ｍ”を出力し、ＷＲ信号線上にハイ
レベルのＷＲを出力する。
【００３２】ＲＤ／ＷＲ制御部４０内のＦＦ２は、ＷＲ
信号線４３上のデータを周辺クロックの立ち下がり時に
取り込むので、そのＱ出力は、図４に示してあるよう
に、ＲＤが立ち上がった時刻ｔ３以後に、最初に周辺ク
ロックが立ち下がったときに（時刻ｔ４に）、ハイレベ
ルに変化することになる。また、ＦＦ３は、ＦＦ２のＱ
出力を、周辺クロックの立ち下がり時に取り込むので、
ＦＦ３の−Ｑ（図では、Ｑにバーを付した符号を用いて
いる）出力は、時刻ｔ４から１周辺クロックサイクル分
の時間が経過したときに（時刻ｔ５に）、ローレベルに
変化することになる。
信号線４３上のデータを周辺クロックの立ち下がり時に
取り込むので、そのＱ出力は、図４に示してあるよう
に、ＲＤが立ち上がった時刻ｔ３以後に、最初に周辺ク
ロックが立ち下がったときに（時刻ｔ４に）、ハイレベ
ルに変化することになる。また、ＦＦ３は、ＦＦ２のＱ
出力を、周辺クロックの立ち下がり時に取り込むので、
ＦＦ３の−Ｑ（図では、Ｑにバーを付した符号を用いて
いる）出力は、時刻ｔ４から１周辺クロックサイクル分
の時間が経過したときに（時刻ｔ５に）、ローレベルに
変化することになる。
【００３３】このため、ＦＦ２のＱ出力と、ＦＦ３の−
Ｑ出力と、クロック一致信号を反転した信号（すなわ
ち、ハイレベルの信号）とが入力されているＡＮＤゲー
ト４７は、時刻ｔ４から１周辺クロックサイクル分の時
間が経過する間、ハイレベルの信号を出力する。また、
ＡＮＤゲート４６、４７の出力が入力されているＯＲゲ
ート４８は、ＡＮＤゲート４６の出力がローレベルであ
るので、ＡＮＤゲート４７の出力と同じ信号を周辺ＷＲ
として出力する。すなわち、ＯＲゲート４８は、時刻ｔ
４から１周辺クロックサイクル分の時間が経過する間、
ハイレベルとなる周辺ＷＲを出力する。
Ｑ出力と、クロック一致信号を反転した信号（すなわ
ち、ハイレベルの信号）とが入力されているＡＮＤゲー
ト４７は、時刻ｔ４から１周辺クロックサイクル分の時
間が経過する間、ハイレベルの信号を出力する。また、
ＡＮＤゲート４６、４７の出力が入力されているＯＲゲ
ート４８は、ＡＮＤゲート４６の出力がローレベルであ
るので、ＡＮＤゲート４７の出力と同じ信号を周辺ＷＲ
として出力する。すなわち、ＯＲゲート４８は、時刻ｔ
４から１周辺クロックサイクル分の時間が経過する間、
ハイレベルとなる周辺ＷＲを出力する。
【００３４】この結果、周辺ＷＲが与えられているカウ
ンタ３１が、周辺ＷＲの立ち下がり時に（時刻ｔ５
に）、データバス上のデータ“Ｍ”を取り込み、書込ア
クセスが完了することになる。また、カウンタ３１は、
データ“Ｍ”の取り込み後、周辺クロックが立ち下がる
度に、ＷＲがハイであっても、カウント値のカウントア
ップを行うことになる。
ンタ３１が、周辺ＷＲの立ち下がり時に（時刻ｔ５
に）、データバス上のデータ“Ｍ”を取り込み、書込ア
クセスが完了することになる。また、カウンタ３１は、
データ“Ｍ”の取り込み後、周辺クロックが立ち下がる
度に、ＷＲがハイであっても、カウント値のカウントア
ップを行うことになる。
【００３５】このように、実施形態のマイクロコントロ
ーラは、システムクロックと周辺クロックが非同期で、
かつ、システムクロック周波数の方が周辺クロック周波
数よりも低い状況で使用しても、周辺機能部３０へのア
クセスが、周辺機能部３０の本来の動作を中断すること
なく、確実に行えるものとなっている。
ーラは、システムクロックと周辺クロックが非同期で、
かつ、システムクロック周波数の方が周辺クロック周波
数よりも低い状況で使用しても、周辺機能部３０へのア
クセスが、周辺機能部３０の本来の動作を中断すること
なく、確実に行えるものとなっている。
【００３６】最後に、クロック一致信号がハイである場
合（システムクロックと周辺クロックとが一致している
場合）のマイクロコントローラの動作を簡単に説明して
おく。
合（システムクロックと周辺クロックとが一致している
場合）のマイクロコントローラの動作を簡単に説明して
おく。
【００３７】この場合、ＲＤ／ＷＲ制御部４０内の、Ｏ
Ｒゲート４５の一方の入力端子にハイレベルの信号が入
力されることになる。従って、ＯＲゲート４５は、Ｒ
Ｄ、周辺クロックのレベルに依らず、ハイレベルの周辺
ＲＤラッチ信号を出力するので、周辺機能部３０内のＲ
Ｄラッチ３２がスルーとなる。
Ｒゲート４５の一方の入力端子にハイレベルの信号が入
力されることになる。従って、ＯＲゲート４５は、Ｒ
Ｄ、周辺クロックのレベルに依らず、ハイレベルの周辺
ＲＤラッチ信号を出力するので、周辺機能部３０内のＲ
Ｄラッチ３２がスルーとなる。
【００３８】一方、クロック一致信号とＷＲとが入力さ
れているＡＮＤゲート４６は、クロック一致信号がハイ
であるため、ＷＲと同じ信号を出力する。また、ＡＮＤ
ゲート４７は、インバータ４９からローレベルの信号が
供給されるので、ローレベルの信号を出力する。従っ
て、ＡＮＤゲート４６、４７の出力が入力されているＯ
Ｒゲート４８は、ＷＲと同じ信号を周辺ＷＲとして出力
する。
れているＡＮＤゲート４６は、クロック一致信号がハイ
であるため、ＷＲと同じ信号を出力する。また、ＡＮＤ
ゲート４７は、インバータ４９からローレベルの信号が
供給されるので、ローレベルの信号を出力する。従っ
て、ＡＮＤゲート４６、４７の出力が入力されているＯ
Ｒゲート４８は、ＷＲと同じ信号を周辺ＷＲとして出力
する。
【００３９】従って、システムクロックと周辺クロック
が一致している場合、ＲＤ／ＷＲ制御部４０と周辺機能
部３０からなる部分が、システムクロックと同じ周辺ク
ロックが使用されるマイクロコントローラ内の周辺機能
部と全く同じ動作をすることになり、この場合も、本マ
イクロコントローラは正常に機能する。
が一致している場合、ＲＤ／ＷＲ制御部４０と周辺機能
部３０からなる部分が、システムクロックと同じ周辺ク
ロックが使用されるマイクロコントローラ内の周辺機能
部と全く同じ動作をすることになり、この場合も、本マ
イクロコントローラは正常に機能する。
【００４０】
【発明の効果】本発明によれば、使用するシステムクロ
ックと周辺クロックの周波数が任意に設定可能なマイク
ロコントローラを実現することが出来る。
ックと周辺クロックの周波数が任意に設定可能なマイク
ロコントローラを実現することが出来る。
【図１】実施形態のマイクロコントローラの構成を示す
ブロック図である。
ブロック図である。
【図２】実施形態のマイクロコントローラが備えるＲＤ
／ＷＲ制御部の構成を示す回路図である。
／ＷＲ制御部の構成を示す回路図である。
【図３】実施形態のマイクロコントローラが備えるＲＤ
／ＷＲ制御部の構成を示す回路図である。
／ＷＲ制御部の構成を示す回路図である。
【図４】実施形態のマイクロコントローラの動作を説明
するためのタイミングチャートである。
するためのタイミングチャートである。
【図５】特開平７−２９５９５６号公報に記載のマイク
ロコントローラの動作を説明するためのタイミングチャ
ートである。
ロコントローラの動作を説明するためのタイミングチャ
ートである。
１０ ＣＰＵ ２０ メモリ ２１ ＲＯＭ ２２ ＲＡＭ ３０ 周辺機能部 ３１ カウンタ ４０ ＲＤ／ＷＲ制御部 ５０ クロック制御部 ５１ 第１クロック発生回路 ５２ 第２クロック発生回路 ５３ 分周回路 ５４ 選択回路 ４４、４６、４７ ＡＮＤゲート ４５、４８ ＯＲゲート ４９ インバータ ６０ 共通バス
Claims (3)
- 【請求項１】 システムクロック並びに周辺クロックを
発生するクロック発生回路と、 前記クロック発生回路が発生するシステムクロックに従
って動作する、データバスと接続されたＣＰＵと、 前記クロック発生回路が発生する周辺クロックと前記Ｃ
ＰＵが出力する読出制御信号とに基づき、周辺クロック
に同期した第２読出制御信号を生成する制御信号生成回
路と、 前記クロック発生回路が発生する周辺クロックに従って
動作する周辺回路と、 前記制御信号生成回路が出力する第２読出制御信号に従
って前記周辺回路が出力するデータをラッチするラッチ
回路と、 前記読出制御信号に従って前記ラッチ回路にラッチされ
たデータを前記データバス上に出力するバスドライバと
を備えることを特徴とするマイクロコントローラ。 - 【請求項２】 前記制御信号生成回路は、前記クロック
発生回路が発生する周辺クロックと前記ＣＰＵが出力す
る読出制御信号並びに書込制御信号とに基づき、周辺ク
ロックに同期した第２読出制御信号及び第２書込制御信
号を生成し、 前記周辺回路は、前記第２書込制御信号に従って、前記
データバス上のデータを取り込む機能を有することを特
徴とする請求項１記載のマイクロコントローラ。 - 【請求項３】 システムクロック並びに周辺クロックを
発生するクロック発生回路と、 前記クロック発生回路が発生するシステムクロックに従
って動作する、データバスと接続されたＣＰＵと、 前記クロック発生回路が発生する周辺クロックと前記Ｃ
ＰＵが出力する書込制御信号とに基づき、周辺クロック
に同期した第２書込制御信号を生成する制御信号生成回
路と、 前記クロック発生回路が発生する周辺クロックに従って
動作する周辺回路であって、前記制御信号生成回路が生
成する前記第２書込制御信号に従って、前記データバス
上のデータを取り込む周辺回路とを備えることを特徴と
するマイクロコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10074716A JPH11272644A (ja) | 1998-03-23 | 1998-03-23 | マイクロコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10074716A JPH11272644A (ja) | 1998-03-23 | 1998-03-23 | マイクロコントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11272644A true JPH11272644A (ja) | 1999-10-08 |
Family
ID=13555234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10074716A Pending JPH11272644A (ja) | 1998-03-23 | 1998-03-23 | マイクロコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11272644A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7167996B2 (en) | 2003-04-03 | 2007-01-23 | Renesas Technology Corp. | Micro controller unit |
| US7206957B2 (en) | 2001-04-26 | 2007-04-17 | Nec Electronics Corporation | Clock distribution circuit |
-
1998
- 1998-03-23 JP JP10074716A patent/JPH11272644A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7206957B2 (en) | 2001-04-26 | 2007-04-17 | Nec Electronics Corporation | Clock distribution circuit |
| US7167996B2 (en) | 2003-04-03 | 2007-01-23 | Renesas Technology Corp. | Micro controller unit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050120 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070515 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070703 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070903 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20071030 |