JPH0561725A - ウオツチドツクタイマ - Google Patents
ウオツチドツクタイマInfo
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- JPH0561725A JPH0561725A JP3220542A JP22054291A JPH0561725A JP H0561725 A JPH0561725 A JP H0561725A JP 3220542 A JP3220542 A JP 3220542A JP 22054291 A JP22054291 A JP 22054291A JP H0561725 A JPH0561725 A JP H0561725A
- Authority
- JP
- Japan
- Prior art keywords
- information
- time
- count
- decoder
- watchdog timer
- Prior art date
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-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
- Y02E60/10—Energy storage using batteries
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】
【目的】 本発明はウォッチドックタイマに関し、外部
よりタイムアウト時間を容易に設定できるウォッチドッ
クタイマの提供を目的とする。 【構成】 ＣＰＵの停止、暴走等の異常状態を所定時間
の経過によりウォッチするウォッチドックタイマにおい
て、入力の時間情報Ｔを計数情報ＣＤに変換するデコー
ダ１と、デコーダ１の計数情報ＣＤに従って対応する時
間を計数するタイマ回路２とを備え、外部より時間情報
Ｔを設定可能に構成する。好ましくは、計数情報ＣＤ
は、カウンタ回路に対するプリセット数情報又は分周回
路に対する分周数情報である。
よりタイムアウト時間を容易に設定できるウォッチドッ
クタイマの提供を目的とする。 【構成】 ＣＰＵの停止、暴走等の異常状態を所定時間
の経過によりウォッチするウォッチドックタイマにおい
て、入力の時間情報Ｔを計数情報ＣＤに変換するデコー
ダ１と、デコーダ１の計数情報ＣＤに従って対応する時
間を計数するタイマ回路２とを備え、外部より時間情報
Ｔを設定可能に構成する。好ましくは、計数情報ＣＤ
は、カウンタ回路に対するプリセット数情報又は分周回
路に対する分周数情報である。
Description
【０００１】
【産業上の利用分野】本発明はウォッチドックタイマに
関し、更に詳しくはＣＰＵの停止、暴走等の異常状態を
所定時間の経過によりウォッチするウォッチドックタイ
マに関するものである。今日、ＣＰＵはあらゆるシステ
ムや制御手段の中枢にあり、その停止、暴走等の異状状
態をウォッチする時間間隔もシステムや制御の目的に応
じて異なっている。そこで、各種ＣＰＵ制御システムの
多様な時間間隔をウォッチするという要求に対して容易
に応じれるウォッチドックタイマの提供が要望されてい
る。
関し、更に詳しくはＣＰＵの停止、暴走等の異常状態を
所定時間の経過によりウォッチするウォッチドックタイ
マに関するものである。今日、ＣＰＵはあらゆるシステ
ムや制御手段の中枢にあり、その停止、暴走等の異状状
態をウォッチする時間間隔もシステムや制御の目的に応
じて異なっている。そこで、各種ＣＰＵ制御システムの
多様な時間間隔をウォッチするという要求に対して容易
に応じれるウォッチドックタイマの提供が要望されてい
る。
【０００２】
【従来の技術】図６は従来のウォッチドックタイマを説
明する図で、図６の（Ａ）はそのブロック図、図６の
（Ｂ）は動作タイミングチャートである。図６の（Ａ）
において、５１，５２はカウンタ、５３はＯＲゲート回
路、５４はフリップフロップ、５５はＡＮＤゲート回路
である。
明する図で、図６の（Ａ）はそのブロック図、図６の
（Ｂ）は動作タイミングチャートである。図６の（Ａ）
において、５１，５２はカウンタ、５３はＯＲゲート回
路、５４はフリップフロップ、５５はＡＮＤゲート回路
である。
【０００３】図６の（Ｂ）において、システムに電源投
入され、システムリセット信号ＳＲＴがＨＩＧＨレベル
になると、カウンタ５１は例えば１００ＨZのクロック
信号ＣＬＫの計数を開始する。カウンタ５１はカウント
０〜２５５をサイクリックに計数するカウンタで、カウ
ント２５５から０に遷移する時にはキャリー信号Ｃ1 を
出力し、これによりカウンタ５２は＋１される。即ち、
キャリー信号Ｃ1 を出力してからカウンタ５２のカウン
トが＋１されるまでに２．５６秒の時間経過となる。更
に、カウンタ５１がもう１サイクルすると、カウンタ５
２はカウント２になり、５．１２秒の経過になる。
入され、システムリセット信号ＳＲＴがＨＩＧＨレベル
になると、カウンタ５１は例えば１００ＨZのクロック
信号ＣＬＫの計数を開始する。カウンタ５１はカウント
０〜２５５をサイクリックに計数するカウンタで、カウ
ント２５５から０に遷移する時にはキャリー信号Ｃ1 を
出力し、これによりカウンタ５２は＋１される。即ち、
キャリー信号Ｃ1 を出力してからカウンタ５２のカウン
トが＋１されるまでに２．５６秒の時間経過となる。更
に、カウンタ５１がもう１サイクルすると、カウンタ５
２はカウント２になり、５．１２秒の経過になる。
【０００４】ところで、不図示のＣＰＵが正常に動作し
ていれば、所定のプログラム制御により、例えば５．１
２秒の経過の前後にプログラムリセット信号ＰＲＴを発
生する。これにより、カウンタ５１，５２は強制的にリ
セットされて、最初から計数動作をやり直す。従って、
ＣＰＵが正常に動作している限りウォッチドックタイマ
がタイムアウトすることはない。
ていれば、所定のプログラム制御により、例えば５．１
２秒の経過の前後にプログラムリセット信号ＰＲＴを発
生する。これにより、カウンタ５１，５２は強制的にリ
セットされて、最初から計数動作をやり直す。従って、
ＣＰＵが正常に動作している限りウォッチドックタイマ
がタイムアウトすることはない。
【０００５】しかし、ＣＰＵが何らかの理由により停止
し又は暴走してしまうと、もはや所定時間内にプログラ
ムリセット信号ＰＲＴを送ることができない。そこで、
カウンタ５１，５２は計数動作を続け、やがてカウンタ
５２がカウント２から３に遷移する時には、ＯＲゲート
回路５３の出力にＬＯＷレベルのパルス信号が出力され
て、その立ち上がりでフリップフロップ５４がセットさ
れる。即ち、ウォッチドックタイマのタイムアウトであ
り、この例では７．６８秒の経過である。
し又は暴走してしまうと、もはや所定時間内にプログラ
ムリセット信号ＰＲＴを送ることができない。そこで、
カウンタ５１，５２は計数動作を続け、やがてカウンタ
５２がカウント２から３に遷移する時には、ＯＲゲート
回路５３の出力にＬＯＷレベルのパルス信号が出力され
て、その立ち上がりでフリップフロップ５４がセットさ
れる。即ち、ウォッチドックタイマのタイムアウトであ
り、この例では７．６８秒の経過である。
【０００６】このように、従来のウォッチドックタイマ
はタイムアウト時間が固定であった。しかし、あるシス
テムでは７．６８秒をタイムアウト時間としても良い
が、他のシステムではもっと早い時点でＣＰＵの異常を
検出しなくてはならない場合もある。今日では、複数の
ＣＰＵが連携して夫々の制御を分担して行う場合も多
く、このために一方のＣＰＵの異常検出が遅れた結果、
他方のＣＰＵの制御に致命的な打撃を与えてしまうケー
スも少なくない。
はタイムアウト時間が固定であった。しかし、あるシス
テムでは７．６８秒をタイムアウト時間としても良い
が、他のシステムではもっと早い時点でＣＰＵの異常を
検出しなくてはならない場合もある。今日では、複数の
ＣＰＵが連携して夫々の制御を分担して行う場合も多
く、このために一方のＣＰＵの異常検出が遅れた結果、
他方のＣＰＵの制御に致命的な打撃を与えてしまうケー
スも少なくない。
【０００７】
【発明が解決しようとする課題】上記のように従来のウ
ォッチドックタイマでは、タイムアウト時間が固定であ
るために、各種ＣＰＵ制御システムの多様な時間間隔を
ウォッチするという要求に対して容易に応じれなかっ
た。本発明の目的は、外部よりタイムアウト時間を容易
に設定できるウォッチドックタイマを提供することにあ
る。
ォッチドックタイマでは、タイムアウト時間が固定であ
るために、各種ＣＰＵ制御システムの多様な時間間隔を
ウォッチするという要求に対して容易に応じれなかっ
た。本発明の目的は、外部よりタイムアウト時間を容易
に設定できるウォッチドックタイマを提供することにあ
る。
【０００８】
【課題を解決するための手段】上記の課題は図１の構成
により解決される。即ち、本発明のウォッチドックタイ
マは、ＣＰＵの停止、暴走等の異常状態を所定時間の経
過によりウォッチするウォッチドックタイマにおいて、
入力の時間情報Ｔを計数情報ＣＤに変換するデコーダ１
と、デコーダ１の計数情報ＣＤに従って対応する時間を
計数するタイマ回路２とを備え、外部より時間情報Ｔを
設定可能に構成したものである。
により解決される。即ち、本発明のウォッチドックタイ
マは、ＣＰＵの停止、暴走等の異常状態を所定時間の経
過によりウォッチするウォッチドックタイマにおいて、
入力の時間情報Ｔを計数情報ＣＤに変換するデコーダ１
と、デコーダ１の計数情報ＣＤに従って対応する時間を
計数するタイマ回路２とを備え、外部より時間情報Ｔを
設定可能に構成したものである。
【０００９】
【作用】本発明のウォッチドックタイマにおいては、デ
コーダ１の入力において、例えばワイヤラッピング、デ
ィップスイッチ、又はＣＰＵからのソフトウエア制御等
により、予め時間情報Ｔを設定する。これにより、デコ
ーダ１は入力の時間情報Ｔを対応する計数情報ＣＤに変
換して出力し、タイマ回路２はデコーダ１の計数情報Ｃ
Ｄに従って対応する時間を計数する。
コーダ１の入力において、例えばワイヤラッピング、デ
ィップスイッチ、又はＣＰＵからのソフトウエア制御等
により、予め時間情報Ｔを設定する。これにより、デコ
ーダ１は入力の時間情報Ｔを対応する計数情報ＣＤに変
換して出力し、タイマ回路２はデコーダ１の計数情報Ｃ
Ｄに従って対応する時間を計数する。
【００１０】従って、外部よりタイムアウト時間を容易
に設定でき、各種ＣＰＵ制御システムの多様なウォッチ
要求に容易に応じれる。好ましくは、計数情報ＣＤは、
カウンタ回路に対するプリセット数情報又は分周回路に
対する分周数情報である。
に設定でき、各種ＣＰＵ制御システムの多様なウォッチ
要求に容易に応じれる。好ましくは、計数情報ＣＤは、
カウンタ回路に対するプリセット数情報又は分周回路に
対する分周数情報である。
【００１１】
【実施例】以下、添付図面に従って本発明による実施例
を詳細に説明する。図２は実施例のウォッチドックタイ
マのブロック図で、図において、１は例えばＲＯＭから
成るデコーダ、１１は時間情報Ｔの設定用端子、２はタ
イマ回路、２１〜２３は計数値をプリセット可能なカウ
ンタ、２４〜２６はフリップフロップ、２７〜３０はＡ
ＮＤゲート回路、３１はＯＲゲート回路、３２〜３４は
インバータ回路である。
を詳細に説明する。図２は実施例のウォッチドックタイ
マのブロック図で、図において、１は例えばＲＯＭから
成るデコーダ、１１は時間情報Ｔの設定用端子、２はタ
イマ回路、２１〜２３は計数値をプリセット可能なカウ
ンタ、２４〜２６はフリップフロップ、２７〜３０はＡ
ＮＤゲート回路、３１はＯＲゲート回路、３２〜３４は
インバータ回路である。
【００１２】時間情報Ａ〜Ｃはデコーダ（ＲＯＭ）１の
アドレスに入力しており、これによりＲＯＭ１からはカ
ウンタ回路２１〜２３に対するプリセット数情報Ｑ１〜
Ｑ８が読み出される。このうち、Ｑ１〜Ｑ４はカウンタ
２２に、またＱ５〜Ｑ８はカウンタ２１及び２３に、夫
々供給される。クロック信号ＣＬＫとしては１００ＨZ
を用いており、カウンタ２１はプリセット数情報Ｑ５〜
Ｑ８に基づき最大カウント数１５の補数分のクロック信
号ＣＬＫを計数するとキャリー信号Ｃ1 を出力し、再び
プリセット数情報プリセットデータＱ５〜Ｑ８をロード
される。同様にして、カウンタ２２はプリセット数情報
Ｑ１〜Ｑ４に基づき最大カウント数１５の補数分のキャ
リー信号Ｃ1 を計数するとキャリー信号Ｃ2 を出力し、
再びプリセット数情報Ｑ１〜Ｑ４をロードされる。さら
に、カウンタ２３はプリセット数情報Ｑ５〜Ｑ８に基づ
き最大カウント数１５の補数分のキャリー信号Ｃ2 を計
数するとキャリー信号Ｃ3 を出力する。そして、キャリ
ー信号Ｃ3 が出力されると、その時点のクロック信号Ｃ
ＬＫによりフリップフロップ２４がセットされて、ウォ
ッチドックタイマはタイムアウトになる。
アドレスに入力しており、これによりＲＯＭ１からはカ
ウンタ回路２１〜２３に対するプリセット数情報Ｑ１〜
Ｑ８が読み出される。このうち、Ｑ１〜Ｑ４はカウンタ
２２に、またＱ５〜Ｑ８はカウンタ２１及び２３に、夫
々供給される。クロック信号ＣＬＫとしては１００ＨZ
を用いており、カウンタ２１はプリセット数情報Ｑ５〜
Ｑ８に基づき最大カウント数１５の補数分のクロック信
号ＣＬＫを計数するとキャリー信号Ｃ1 を出力し、再び
プリセット数情報プリセットデータＱ５〜Ｑ８をロード
される。同様にして、カウンタ２２はプリセット数情報
Ｑ１〜Ｑ４に基づき最大カウント数１５の補数分のキャ
リー信号Ｃ1 を計数するとキャリー信号Ｃ2 を出力し、
再びプリセット数情報Ｑ１〜Ｑ４をロードされる。さら
に、カウンタ２３はプリセット数情報Ｑ５〜Ｑ８に基づ
き最大カウント数１５の補数分のキャリー信号Ｃ2 を計
数するとキャリー信号Ｃ3 を出力する。そして、キャリ
ー信号Ｃ3 が出力されると、その時点のクロック信号Ｃ
ＬＫによりフリップフロップ２４がセットされて、ウォ
ッチドックタイマはタイムアウトになる。
【００１３】図３は実施例のウォッチドックタイマのウ
ォッチ時間可変制御を説明する図である。例えば、時間
情報Ａ〜Ｃ＝「０００」と設定すると、ＲＯＭ１からは
プリセット数情報Ｑ１〜Ｑ８＝「００００００００」が
読み出される。従って、カウンタ２２の計数サイクル
は、Ｑ１〜Ｑ４＝「００００」により、カウント１〜１
５を行って後再び０をロードされる１６カウント分であ
る。またカウンタ２１及び２３の計数サイクルも、Ｑ５
〜Ｑ８＝「００００」により、１６カウント分である。
従って、トータルのタイムアウト時間は１６×１６×１
６×０．０１秒＝４０．９６秒になる。
ォッチ時間可変制御を説明する図である。例えば、時間
情報Ａ〜Ｃ＝「０００」と設定すると、ＲＯＭ１からは
プリセット数情報Ｑ１〜Ｑ８＝「００００００００」が
読み出される。従って、カウンタ２２の計数サイクル
は、Ｑ１〜Ｑ４＝「００００」により、カウント１〜１
５を行って後再び０をロードされる１６カウント分であ
る。またカウンタ２１及び２３の計数サイクルも、Ｑ５
〜Ｑ８＝「００００」により、１６カウント分である。
従って、トータルのタイムアウト時間は１６×１６×１
６×０．０１秒＝４０．９６秒になる。
【００１４】また、時間情報Ａ〜Ｃ＝「１０１」と設定
すると、ＲＯＭ１からはプリセット数情報Ｑ１〜Ｑ８＝
「０００１００１０」が読み出される。従って、カウン
タ２２の計数サイクルは、Ｑ１〜Ｑ４＝「０００１」に
より、カウント９〜１５を行って後再び８をロードされ
る８カウント分である。またカウンタ２１及び２３の計
数サイクルは、Ｑ５〜Ｑ８＝「００１０」により、カウ
ント５〜１５を行って後再び４をロードされる１２カウ
ント分である。従って、トータルのタイムアウト時間は
１２×８×１２×０．０１秒＝１１．５２秒になる。他
も同様であり、かくして、ウォッチドックタイマのウォ
ッチ時間を容易に可変制御できる。
すると、ＲＯＭ１からはプリセット数情報Ｑ１〜Ｑ８＝
「０００１００１０」が読み出される。従って、カウン
タ２２の計数サイクルは、Ｑ１〜Ｑ４＝「０００１」に
より、カウント９〜１５を行って後再び８をロードされ
る８カウント分である。またカウンタ２１及び２３の計
数サイクルは、Ｑ５〜Ｑ８＝「００１０」により、カウ
ント５〜１５を行って後再び４をロードされる１２カウ
ント分である。従って、トータルのタイムアウト時間は
１２×８×１２×０．０１秒＝１１．５２秒になる。他
も同様であり、かくして、ウォッチドックタイマのウォ
ッチ時間を容易に可変制御できる。
【００１５】図４は実施例のウォッチドックタイマの一
例の動作タイミングチャートで、時間情報Ａ〜Ｃ＝「１
００」と設定した場合を示している。従って、カウンタ
２１〜２３の計数サイクルは、プリセット数情報＝「０
００１」により、夫々８カウント分である。システムに
電源投入され、システムリセット信号ＳＲＴがＨＩＧＨ
レベルになると、カウンタ２１は１００ＨZ のクロック
信号ＣＬＫの計数を開始する。カウンタ２１がカウント
１５から８に遷移する時にはキャリー信号Ｃ1 を出力
し、これによりカウンタ２２は＋１されてカウント９に
なる。即ち、０．０８秒の経過である。更に、カウンタ
２１がもう１サイクルすると、カウンタ２２はカウント
１０になり、０．１６秒の経過になる。
例の動作タイミングチャートで、時間情報Ａ〜Ｃ＝「１
００」と設定した場合を示している。従って、カウンタ
２１〜２３の計数サイクルは、プリセット数情報＝「０
００１」により、夫々８カウント分である。システムに
電源投入され、システムリセット信号ＳＲＴがＨＩＧＨ
レベルになると、カウンタ２１は１００ＨZ のクロック
信号ＣＬＫの計数を開始する。カウンタ２１がカウント
１５から８に遷移する時にはキャリー信号Ｃ1 を出力
し、これによりカウンタ２２は＋１されてカウント９に
なる。即ち、０．０８秒の経過である。更に、カウンタ
２１がもう１サイクルすると、カウンタ２２はカウント
１０になり、０．１６秒の経過になる。
【００１６】こうして計数を繰り返し、カウンタ２２が
カウント１５から８に遷移する時にはキャリー信号Ｃ2
を出力し、これによりカウンタ２３は＋１されてカウン
ト９になる。即ち、０．６４秒の経過である。ところ
で、不図示のＣＰＵが正常に動作していれば、所定のプ
ログラム制御により、例えば３．００秒の経過の前後に
プログラムリセット信号ＰＲＴを発生する。これによ
り、カウンタ２１〜２３は強制的にリセットされて、最
初から計数動作をやり直す。従って、ＣＰＵが正常に動
作している限り、ウォッチドックタイマがタイムアウト
することはない。
カウント１５から８に遷移する時にはキャリー信号Ｃ2
を出力し、これによりカウンタ２３は＋１されてカウン
ト９になる。即ち、０．６４秒の経過である。ところ
で、不図示のＣＰＵが正常に動作していれば、所定のプ
ログラム制御により、例えば３．００秒の経過の前後に
プログラムリセット信号ＰＲＴを発生する。これによ
り、カウンタ２１〜２３は強制的にリセットされて、最
初から計数動作をやり直す。従って、ＣＰＵが正常に動
作している限り、ウォッチドックタイマがタイムアウト
することはない。
【００１７】しかし、ＣＰＵが何らかの理由により停止
し又は暴走してしまうと、もはや所定時間内にプログラ
ムリセット信号ＰＲＴを送ることができない。そこで、
カウンタ２１〜２３は計数動作を続け、やがてカウンタ
２３がカウント１５から８に遷移する時には、ＯＲゲー
ト回路３１の出力にＬＯＷレベルのパルス信号が出力さ
れて、その立ち上がりでフリップフロップ２４がセット
される。即ち、ウォッチドックタイマのタイムアウトで
あり、この例ではトータルのタイムアウト時間は８×８
×８×０．０１秒＝５．１２秒である。
し又は暴走してしまうと、もはや所定時間内にプログラ
ムリセット信号ＰＲＴを送ることができない。そこで、
カウンタ２１〜２３は計数動作を続け、やがてカウンタ
２３がカウント１５から８に遷移する時には、ＯＲゲー
ト回路３１の出力にＬＯＷレベルのパルス信号が出力さ
れて、その立ち上がりでフリップフロップ２４がセット
される。即ち、ウォッチドックタイマのタイムアウトで
あり、この例ではトータルのタイムアウト時間は８×８
×８×０．０１秒＝５．１２秒である。
【００１８】図５は他の実施例のウォッチドックタイマ
のブロック図で、図はタイマ回路として可変分周器を使
用した例を示している。図において、３はＲＯＭ等から
成るデコーダ、４は可変分周器から成るタイマ回路、４
１は２モジュラスプリスケーラ、４２はスワローカウン
タ、４３はプログラムカウンタ、４４はＡＮＤゲート回
路である。
のブロック図で、図はタイマ回路として可変分周器を使
用した例を示している。図において、３はＲＯＭ等から
成るデコーダ、４は可変分周器から成るタイマ回路、４
１は２モジュラスプリスケーラ、４２はスワローカウン
タ、４３はプログラムカウンタ、４４はＡＮＤゲート回
路である。
【００１９】時間情報Ｔはデコーダ（ＲＯＭ）３のアド
レスに入力しており、これによりＲＯＭ３からは対応す
る分周数情報Ｎ，Ｄが読み出される。このうち分周数情
報Ｎはプログラムカウンタ４３に、分周数情報Ｄはスワ
ローカウンタ４２に、夫々供給されている。システムリ
セット信号ＳＲＴがＨＩＧＨレベルになると、最初はプ
リスケーラ４１が１／（Ｐ＋１）のモードでクロック信
号ＣＬＫを分周し、スワローカウンタ４２は該プリスケ
ーラ４１の出力Ｃ1 をＤカウントすると分周切換信号Ｓ
をプリスケーラ４１に出力し、これによりプリスケーラ
４１はプログラムカウンタ４３が残りの（Ｎ−Ｄ）をカ
ウントするまで１／Ｐのモードで動作する。
レスに入力しており、これによりＲＯＭ３からは対応す
る分周数情報Ｎ，Ｄが読み出される。このうち分周数情
報Ｎはプログラムカウンタ４３に、分周数情報Ｄはスワ
ローカウンタ４２に、夫々供給されている。システムリ
セット信号ＳＲＴがＨＩＧＨレベルになると、最初はプ
リスケーラ４１が１／（Ｐ＋１）のモードでクロック信
号ＣＬＫを分周し、スワローカウンタ４２は該プリスケ
ーラ４１の出力Ｃ1 をＤカウントすると分周切換信号Ｓ
をプリスケーラ４１に出力し、これによりプリスケーラ
４１はプログラムカウンタ４３が残りの（Ｎ−Ｄ）をカ
ウントするまで１／Ｐのモードで動作する。
【００２０】従つて、可変分周器４のトータルの分周数
Ｒは、Ｒ＝｛Ｄ（Ｐ＋１）＋（Ｎ−Ｄ）Ｐ｝、即ち、Ｒ
＝（ＮＰ＋Ｄ）となり、ここでＮを任意、かつＤを０〜
（Ｐ−１）の間で適当に選ぶことにより任意整数の分周
数Ｒが得られ、よって、時間情報Ｔのきめ細かい設定が
可能になる。
Ｒは、Ｒ＝｛Ｄ（Ｐ＋１）＋（Ｎ−Ｄ）Ｐ｝、即ち、Ｒ
＝（ＮＰ＋Ｄ）となり、ここでＮを任意、かつＤを０〜
（Ｐ−１）の間で適当に選ぶことにより任意整数の分周
数Ｒが得られ、よって、時間情報Ｔのきめ細かい設定が
可能になる。
【００２１】
【発明の効果】以上述べた如く本発明によれば、入力の
時間情報Ｔを計数情報ＣＤに変換するデコーダ１と、デ
コーダ１の計数情報ＣＤに従って対応する時間を計数す
るタイマ回路２とを備え、外部より時間情報Ｔを設定可
能に構成したので、外部よりタイムアウト時間を容易に
設定でき、各種ＣＰＵ制御システムの多様なウォッチ要
求にも容易に応じれる。
時間情報Ｔを計数情報ＣＤに変換するデコーダ１と、デ
コーダ１の計数情報ＣＤに従って対応する時間を計数す
るタイマ回路２とを備え、外部より時間情報Ｔを設定可
能に構成したので、外部よりタイムアウト時間を容易に
設定でき、各種ＣＰＵ制御システムの多様なウォッチ要
求にも容易に応じれる。
【図１】図１は本発明の原理的構成図である。
【図２】図２は実施例のウォッチドックタイマのブロッ
ク図である。
ク図である。
【図３】図３は実施例のウォッチドックタイマのウォッ
チ時間可変制御を説明する図である。
チ時間可変制御を説明する図である。
【図４】図４は実施例のウォッチドックタイマの一例の
動作タイミングチャートである。
動作タイミングチャートである。
【図５】図５は他の実施例のウォッチドックタイマのブ
ロック図である。
ロック図である。
【図６】図６は従来のウォッチドックタイマを説明する
図である。
図である。
１ デコーダ ２ タイマ回路
Claims (2)
- 【請求項１】 ＣＰＵの停止、暴走等の異常状態を所定
時間の経過によりウォッチするウォッチドックタイマに
おいて、 入力の時間情報（Ｔ）を計数情報（ＣＤ）に変換するデ
コーダ（１）と、 デコーダ（１）の計数情報（ＣＤ）に従って対応する時
間を計数するタイマ回路（２）とを備え、 外部より時間情報（Ｔ）を設定可能に構成したことを特
徴とするウォッチドックタイマ。 - 【請求項２】 計数情報（ＣＤ）は、カウンタ回路に対
するプリセット数情報又は分周回路に対する分周数情報
であることを特徴とする請求項１のウォッチドックタイ
マ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3220542A JPH0561725A (ja) | 1991-08-30 | 1991-08-30 | ウオツチドツクタイマ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3220542A JPH0561725A (ja) | 1991-08-30 | 1991-08-30 | ウオツチドツクタイマ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0561725A true JPH0561725A (ja) | 1993-03-12 |
Family
ID=16752628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3220542A Withdrawn JPH0561725A (ja) | 1991-08-30 | 1991-08-30 | ウオツチドツクタイマ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0561725A (ja) |
-
1991
- 1991-08-30 JP JP3220542A patent/JPH0561725A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981112 |