JPH10326194A - 割込み制御システム - Google Patents

Abstract

(57)【要約】 【課題】 回路規模が大きくならずに、割込み要因が頻
繁に起こった場合に発生する割込み信号を制限してＣＰ
Ｕ等の上位装置の処理能力低下を最小限にすることので
きる割込み制御システムを提供する。 【解決手段】 複数種類の割込み要因を１つの割込み信
号３１で上位装置に通知すると共に、割込み要因が頻繁
に起こった場合に発生する上位装置への割込みを割込み
信号マスクタイマ４で制限する。 【効果】 １本の信号線によって割込みの発生の有無を
上位装置に通知することができる。また、割込みが発生
した旨の通知を受けた上位装置は、割込みステータスレ
ジスタ６の保持内容を確認することで、割込みの具体的
な内容を知ることができる。この場合、システム内にも
ともと設けられているデータバス６１を用いるので、信
号線を新たに設ける必要がない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は割込み制御システム
に関し、特に情報処理装置に用いられる割込み制御シス
テムに関する。

【０００２】

【従来の技術】従来、割込み制御を行う場合には、複数
種類の割込み要因に対して一対一に対応して複数本の割
込み信号線を設けておき、これら信号線を介してＣＰＵ
（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）
やＩＣＵ（ＩｎｔｅｒｒｕｐｔＣｏｎｔｒｏｌ Ｕｎｉ
ｔ）等の上位装置に割込み信号を出力していた。割込み
信号を受けた上位装置では、所定の割込み処理を行う。

【０００３】かかる従来の割込み制御を行う装置は、例
えば特開平４―１４９７３９号公報に記載されている。
同公報に記載されている装置においては、割込み信号毎
に夫々所定時間マスクするためのマスク回路と、時間設
定するためのタイマとが設けられている。そして、割込
み要求が発生した後、次に同一の割込み信号が発生する
ことを一定時間抑止するのである。これにより、ある特
定の割込みだけがサービスされ、他の要求が待たされる
というような不均等な割込みサービスを防ぐことができ
る。

【０００４】

【発明が解決しようとする課題】しかしながら、上述し
た従来の装置では、割込み信号毎にタイマ回路やマスク
回路を設ける必要があり、多チャネル化すると、回路規
模が大きくなるという欠点がある。

【０００５】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的は回路規模が大
きくならずに、割込み要因が頻繁に起こった場合に発生
する割込み信号を制限してＣＰＵ等の上位装置の処理能
力低下を最小限にすることのできる割込み制御システム
を提供することである。

【０００６】

【課題を解決するための手段】本発明による割込み制御
システムは、割込み要因の発生に応答して上位装置に割
込み信号を出力する割込み制御システムであって、複数
種類の割込み要因のうちの少なくとも１種類の割込み要
因が発生したとき単一の信号線を介して前記上位装置に
割込み信号を出力する割込み信号出力手段と、この割込
み信号生成手段によって割込み信号が生成されたとき他
の割込み要因による割込み信号の出力を所定マスク時間
抑止するマスク手段と、前記発生した割込み要因につい
てのステータス情報を前記上位装置からの読出しアクセ
ス信号に応答して該上位装置に出力するステータス情報
出力手段とを含むことを特徴とする。

【０００７】ステータス情報はデータバスを介して前記
上位装置に出力される。また、他の割込み要因による割
込み信号を保持する保持手段をも含み、前記割込み信号
出力手段は前記マスク手段による割込み信号の出力の抑
止が解除されたとき前記保持手段に保持されている割込
み信号を出力する。

【０００８】要するに本システムは、複数種類の割込み
要因を１つの割込み信号で上位装置に通知すると共に、
割込み要因が頻繁に起こった場合に発生する上位装置へ
の割込みを制限しているのである。これにより、ＣＰＵ
等の上位装置が割込み処理に使用する時間を少なくし、
上位装置の処理能力の低下を最小限にしているのであ
る。

【０００９】

【発明の実施の形態】次に、本発明の実施の一形態につ
いて図面を参照して説明する。

【００１０】図１は本発明による割込み制御システムの
実施の一形態を示すブロック図である。同図において本
システムは、割込みイベント要因８，９，１０の発生有
無を監視し割込みイベント検出信号１１，１２，１３を
生成するイベント監視回路１と、この生成された割込み
イベント検出信号１１，１２，１３を保持すると共に割
込み生成信号２１，２２，２３を生成するイベント保持
回路２と、生成された割込みイベント検出信号１１，１
２，１３に応じて割込み信号３１を図示せぬＣＰＵ又は
ＩＣＵに出力すると共にタイマ起動信号３２を生成する
割込み信号生成回路３と、この割込み信号生成回路３か
ら出力されるタイマ起動信号３２に応答して計時を行い
所定時間内は他の割込み要因による割込み信号の出力を
抑止するためのマスク信号４１を出力する割込み信号マ
スクタイマ４とを含んで構成されている。

【００１１】また同図において本システムは、図示せぬ
ＣＰＵ等からのリードアクセス信号７を監視し監視結果
に応じて割込みステータスレジスタリード検出信号５１
を出力する割込みステータスレジスタリード監視回路５
と、この監視結果に応答してデータバス６１に対して割
込みステータス情報を出力する割込みステータスレジス
タ６とを含んで構成されている。なお本例では、割込み
イベント要因が３本（３種類）であるものとする。

【００１２】以下、この図１中の各部の構成について図
２〜図６を参照して説明する。なお、これらの各図にお
いて、図１中の各部分と同等の部分は同一符号により示
されている。

【００１３】図２は、図１中のイベント監視回路１の構
成例を示すブロック図である。同図において、イベント
監視回路１は、縦続接続されたＤ型フリップフロップ
（以下、ＤＦＦと呼ぶ）１ａ及び１ｂと、ＤＦＦ１ａの
Ｑ出力とＤＦＦ１ｂの反転Ｑ出力とを入力とするイクス
クルーシブオアゲート１ｃとを含んで構成されている。
そして、各割込みイベント要因８，９，１０に夫々対応
してこれらの構成が３回路分設けられ、対応する割込み
イベント検出信号１１，１２，１３を出力するように構
成されている。なお、各ＤＦＦには外部からクロックＣ
ＬＫ及びリセット信号ＲＥＳＥＴが与えられるものとす
る。

【００１４】図３は、図１中のイベント保持回路２の構
成例を示すブロック図である。同図において、イベント
保持回路２は、Ｑ出力を割込みイベント検出信号１１，
１２，１３として出力するＤＦＦ１ａと、ＤＦＦ１ａの
反転Ｑ出力及びマスク信号４１を入力とするオアゲート
２ｂと、このオアゲートの出力及び割込みイベント検出
信号１１，１２，１３を入力としＤＦＦ２ａに入力を与
えるアンドゲート２ｃと、割込みステータスレジスタリ
ード検出信号５１及びリセット信号ＲＥＳＥＴを入力と
しＤＦＦ２ａをリセットするアンドゲート２ｄとを含ん
で構成されている。そして、各割込みイベント検出信号
１１，１２，１３に夫々対応してこれらの構成が３回路
分設けられ、対応する割込み生成信号２１，２２，２３
を出力するように構成されている。なお、各ＤＦＦには
外部からクロックＣＬＫが与えられるものとする。

【００１５】図４は、図１中の割込み信号生成回路３の
構成例を示すブロック図である。同図において、割込み
信号生成回路３は、割込み生成信号２１，２２，２３を
夫々ノアゲート３ｇ，３ｈ，３ｉを介してクロック入力
とするＤＦＦ３ａ，３ｂ，３ｃと、これらＤＦＦ３ａ，
３ｂ，３ｃのＱ出力を入力とするオアゲート３ｋと、オ
アゲート３ｋの出力を反転しタイマ起動信号３２として
出力するインバータ３ｍと、オアゲート３ｋの出力を順
次入力とするように縦続接続されたＤＦＦ３ｄ，３ｅ，
３ｆと、ＤＦＦ３ｅのＱ出力とＤＦＦ３ｆの反転Ｑ出力
とを入力とし割込み信号３１を出力するナンドゲート３
ｌと、この割込み信号３１とリセット信号ＲＥＳＥＴと
の論理積信号をＤＦＦ３ａ，３ｂ，３ｃに与えるアンド
ゲート３ｊとを含んで構成されている。なお、リセット
信号ＲＥＳＥＴはそのままＤＦＦ３ｄ，３ｅ，３ｆに与
えられる。また、ノアゲート３ｇ，３ｈ，３ｉには、マ
スク信号４１も入力されている。

【００１６】図５は、図１中の割込み信号マスクタイマ
４の構成例を示すブロック図である。同図において、割
込み信号マスクタイマ４は、ライト信号Ｗｒｉｔｅの入
力タイミングで図示せぬＣＰＵから送られてくるデータ
（ＣＰＵ ＤＡＴＡ）を保持するレジスタ（Ｒｅｇｉｓ
ｔｅｒ）４ｂと、このレジスタ４ｂに保持されているデ
ータに応じてクロックＣＬＫに従ってカウント動作を行
うカウンタ（Ｃｏｕｎｔｅｒ）４ａと、このカウンタ４
ａのキャリー出力（ＣＲＹ）をＤ入力とするＤＦＦ４ｄ
と、この反転Ｑ出力及びリセット信号ＲＥＳＥＴを入力
とするアンドゲート４ｅと、この出力をリセット入力と
すると共にマスク信号４１を出力するＤＦＦ４ｃとを含
んで構成されている。なお、マスク信号４１はカウンタ
４ａのロード（ＬＯＡＤ）入力となる。また、タイマ起
動信号３２はＤＦＦ４ｃのクロックとなり、ＤＦＦ４ｃ
のＤ入力は“Ｈ”レベルに固定されているものとする。

【００１７】図６は、図１中の割込みステータスレジス
タ６の構成例を示すブロック図である。同図において、
割込みステータスレジスタ６は、割込み生成信号２１，
２２，２３を夫々インバータ６ｄ，６ｅ，６ｆを介して
クロック入力とするＤＦＦ６ａ，６ｂ，６ｃと、これら
ＤＦＦ６ａ，６ｂ，６ｃのＱ出力を入力としデータバス
６１に信号を出力する３ステートバッファ６ｈ，６ｉ，
６ｊと、割込みステータスレジスタリード検出信号５１
とリセット信号ＲＥＳＥＴとの論理積をリセット信号と
してＤＦＦ６ａ，６ｂ，６ｃに与えるアンドゲート６ｇ
とを含んで構成されている。なお、３ステートバッファ
６ｈ，６ｉ，６ｊには、リードアクセス信号７が制御信
号として与えられる。

【００１８】図７は、図１中の割込みステータスレジス
タリード監視回路５の構成例を示すブロック図である。
同図において、割込みステータスレジスタリード監視回
路５は、縦続接続されたＤＦＦ５ａ，５ｂ，５ｃ，５ｄ
と、ＤＦＦ５ｃのＱ出力とＤＦＦ５ｄの反転Ｑ出力とを
入力とし割込みステータスレジスタリード検出信号５１
を出力するナンドゲート５ｅと、この信号５１とリセッ
ト信号ＲＥＳＥＴとの論理積をリセット信号としてＤＦ
Ｆ５ａに与えるアンドゲート５ｆとを含んで構成されて
いる。なお、ＤＦＦ５ａのＤ入力は“Ｈ”レベルに固定
され、ＤＦＦ５ａのクロック入力にはリードアクセス信
号７が与えられているものとする。

【００１９】図１に戻り、かかる構成からなる本割込み
制御システムの各部の動作について説明する。

【００２０】まず、本システムにおいては、図２に示す
イベント監視回路１によって、割込みイベント要因を監
視する。この回路１においては、割込みイベント要因
８，９，１０の立上がり及び立下りの変化を割込みイベ
ントとして検出し、割込みイベント検出信号１１，１
２，１３を生成する。

【００２１】図３はイベント保持回路２の例である。本
回路２は、検出信号１１，１２，１３から割込み生成信
号２１，２２，２３を生成する。これが割込み信号生成
回路３に入力され、同回路３は割込み信号３１を生成す
る。なお、割込みマスク信号４１が有効（“Ｌ”レベ
ル）の時は、割込みステータスレジスタリード検出信号
５１が有効になるか、マスク信号４１が無効になるまで
割込み生成信号２１，２２，２３を保持する。

【００２２】ここで、図８のタイミングチャートを参照
すると、割込み生成信号２１は、マスク信号４１がまだ
無効状態であり、信号２２は信号４１が有効なので一時
保持されているが、検出信号５１により無効になってい
る。また信号２３は信号４１が無効になるまで保持され
ている。

【００２３】図４は割込み信号生成回路３の例である。
本例では信号２１，２２，２３が入力され、これ等の信
号の後縁から割込み信号３１と割込み信号マスクタイマ
４の起動信号３２を生成する。なお、信号の後縁を使用
しているのは、本例のシステムのタイミング制御上の問
題であり、回路構成によってはこの必要はない。また信
号４１が有効（“Ｈ”レベル）の場合は信号３１，３２
は生成しない。

【００２４】なお、本例においては割込み信号３１は通
常“Ｈ”レベルとし、割込み要求時には“Ｌ”レベルの
パルスになるものとする。また図示せぬＣＰＵ等へ割込
み要求は、このパルスの後縁の立上がりで有効になるも
のとする。

【００２５】図８のタイミングチャートにおいては、信
号２１の後縁により信号３１，３２の最初のパルスが生
成され、信号２２の後縁では信号４１が有効なので、信
号３１，３２のパルスは生成されない。また、信号４１
が無効となった信号２３の後縁により信号３１，３２が
生成されている。すなわち信号４１が有効な期間におい
ては割込みが発生しない様子が示されている。

【００２６】図５は割込み信号マスクタイマ４の例であ
る。本例では、信号３２の後縁をトリガにし信号４１を
生成する。同図においては、タイマへの時間設定が任意
に可能な構成となっているが、システムの条件に合わせ
て時間は固定でも良い。なお、図１においては固定タイ
プとして記述されている。

【００２７】図８のタイミングチャートにおいては、信
号３２の最初のパルスの後縁で信号４１が有効になり、
一定時間経過後無効になる。この時信号２３の後縁が生
成され、これによって再度信号３２のパルス生成が行わ
れ再度信号４１が有効になっている様子が示されてい
る。

【００２８】図６は割込みステータスレジスタ回路６の
例である。本例では信号２１，２２，２３の後縁でＤＦ
Ｆ６ａ〜６ｃからなるレジスタにステータスのセットを
行い、割込みステータスレジスタリード検出信号５１で
ステータスがクリアされる。また、データバス６１に
は、ＣＰＵリードアクセス信号７が有効の時に出力され
る。図８のタイミングチャートにおいては最初のＣＰＵ
リードでは信号２１によるステータスが出力され、次の
ＣＰＵリードでは信号２２，２３によるステータスが出
力されている。

【００２９】図７は割込みステータスレジスタリード監
視回路５の例である。ＣＰＵリードアクセス信号７の後
縁を検出し、割込みステータスレジスタリード検出信号
５１を生成する。この信号５１によって割込みステータ
スをクリアする。

【００３０】以上のように本システムによれば、ＣＰＵ
等の上位装置への信号線が１本で済み、この１本の信号
線によって割込みの発生の有無を上位装置に通知するこ
とができるのである。また、この１本の信号線によって
割込みが発生した旨の通知を受けた上位装置は、割込み
ステータスレジスタの保持内容を確認することで、割込
みの具体的な内容を知ることができるのである。そし
て、この場合、システム内にもともと設けられているデ
ータバスを用いるので、信号線を新たに設ける必要はな
いのである。

【００３１】なお、以上は、割込みイベント要因が３本
の場合について説明したがこの本数に限らず本発明が適
用できることは明らかである。

【００３２】請求項の記載に関連して本発明は更に次の
態様をとりうる。

【００３３】（４）前記マスク手段は、前記所定マスク
時間だけ計時を行うカウンタを含み、このカウンタが計
時を行っている間は他の割込み要因による割込み信号の
出力を抑止することを特徴とする請求項１〜３のいずれ
かに記載の割込み制御システム。

【００３４】（５）前記所定マスク時間は、前記上位装
置から予め設定されることを特徴とする請求項４記載の
割込み制御システム。

【００３５】

【発明の効果】以上説明したように本発明は、複数種類
の割込み要因を１つの割込み信号で上位装置に通知する
と共に、割込み要因が頻繁に起こった場合に発生する上
位装置への割込みを制限することにより、回路規模が大
きくならず、かつ、ＣＰＵ等の上位装置が割込み処理に
使用する時間を少なくし、上位装置の処理能力の低下を
最小限にすることができるという効果がある。

【図面の簡単な説明】

【図１】本発明の実施の一形態による割込み制御システ
ムの構成を示すブロック図である。

【図２】図１中のイベント監視回路の構成例を示すブロ
ック図である。

【図３】図１中のイベント保持回路の構成例を示すブロ
ック図である。

【図４】図１中の割込み信号生成回路の構成例を示すブ
ロック図である。

【図５】図１中の割込み信号マスクタイマの構成例を示
すブロック図である。

【図６】図１中の割込みステータスレジスタの構成例を
示すブロック図である。

【図７】図１中の割込みステータスレジスタリード監視
回路の構成例を示すブロック図である。

【図８】図１の割込み制御システムの動作を示すタイミ
ングチャートである。

【符号の説明】

１ イベント監視回路 ２ イベント保持回路 ３ 割込み信号生成回路 ４ 割込み信号マスクタイマ ５ 割込みステータスレジスタリード監視回路 ６ 割込みステータスレジスタ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 割込み要因の発生に応答して上位装置に
   割込み信号を出力する割込み制御システムであって、複
   数種類の割込み要因のうちの少なくとも１種類の割込み
   要因が発生したとき単一の信号線を介して前記上位装置
   に割込み信号を出力する割込み信号出力手段と、この割
   込み信号生成手段によって割込み信号が生成されたとき
   他の割込み要因による割込み信号の出力を所定マスク時
   間抑止するマスク手段と、前記発生した割込み要因につ
   いてのステータス情報を前記上位装置からの読出しアク
   セス信号に応答して該上位装置に出力するステータス情
   報出力手段とを含むことを特徴とする割込み制御システ
   ム。
2. 【請求項２】 前記ステータス情報出力手段は、データ
   バスを介して前記ステータス情報を前記上位装置に出力
   することを特徴とする請求項１記載の割込み制御システ
   ム。
3. 【請求項３】 前記他の割込み要因による割込み信号を
   保持する保持手段を更に含み、前記割込み信号出力手段
   は前記マスク手段による割込み信号の出力の抑止が解除
   されたとき前記保持手段に保持されている割込み信号を
   出力することを特徴とする請求項１又は２記載の割込み
   制御システム。