JPH01290041A - 割込み制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は情報処理を行なう計算機の割込み制御回路に関
し、特に障害の発生を知らせるＣＰＵへの割込みに関す
る。

（従来の技術） 従来、ＣＰＵに対して割込みにより、ある事象の発生を
知らせてＣＰＵの処理を要求する場合、割込みの要因と
なる現象を検出する障害検出回路からの出力が、そのま
ま割込み要求信号としてＣＰＵに入力されている。その
ため、割込み要因となる現象の発生する都度、ＣＰＵに
対して割込み要求が送出されている。

したがって、回線のエラーや、パスのエラーといつ九障
害の発生を割込みＫよりＣＰＵＫ対して通知する場合に
は、障害の発生頻度は障害の原因により予想できない。

よって、障害検出回路により連続してエラーとして検出
される障害が発生すると、短時間のうちにＣＰＵに対し
て何度も割込み要求が入力されることとなり、割込み要
求の発生する都度、ＣＰＵは割込みに対する処理を何度
も実行しなければならなかった。

（発明が解決しようとするｎ−） 上述した従来の割込み制御回路による処理の方式では、
障害が発生する都度、障害検出回路により割込み要求信
号が検出されて出力される。このため、短時間内に連続
して障害が発生した場合、障害の発生する都度、ＣＰＵ
はその割込み処理を実行することとなり、他の処理の実
行が圧迫されることになる。非常に短かい時間間隔で割
込みの発生する場合には、他の処理の実行はまつ念く不
可能となる場合もあり得る。障害が連続して発生してい
る場合には、発生するエラー割込みを一つ一つＣＰＵで
処理する必要はなく、連続的圧発生している七いう状態
で認識すればよい。したがって、ＣＰＵにとっては無′
ｆＪｋ、な割込み処理により、本来の処理が圧迫されて
しまうという欠点がある。

本発明の目的は、短時間に連続し７て入力される障害の
割込み要求信号に対して２回目以降の割込み要求信号を
一定時間（（わたって膝上することにより上記欠点を除
去し、ＣＰＵの本来の処理が圧迫されることのないよう
に構成した割込み制御回路を提供することにｉ〕る。

（課題を解決するための手段） 本発明による割込み制御回路は、ＣＰＵと、障害検出回
路と、カウンタ回路と、ゲート手段と、ステータス出力
手段とを具備して構成したものである。

ＣＰＵは、側内みにより障害処理を実行することができ
るものである。

障害検出回路は、ＣＰＵに対して障害処理の実行を要求
する割込み要求信号を出力する念めのものである。

カウンタ回路は、障害検出回路からの割込み要求信号う
（入力されてから一定時間にわたり、次に入力される割
込み要求信号を須止するためのものである。

ゲート手段は、カウント回路より出力されるゲート信号
により、ＣＰＵに対して入力される割込み要求信号を一
時的に禁止するためのものである。

ステータス出力手段は、ゲート信号をＣＰＵからの杭取
り信号によりＣＰＬＩのデータバスに対して出力するだ
めのものである。

（実施例） 次に、本発明について図面を参照して説明する。

第１図は、本発明による割込み制御回路の一実施例を示
すブロック図である。

第１図において、１はＣＰＵ、２は第１のフリップフロ
ップ、３はＡＮＤゲート、４はカウンタ回路、Ｓ（ま第
２のフリップフロップ、６は微分回路、１４は障害検出
回路、１５はステータス出力回路である。

第１図にお贋て、障害検出回路１４よりエラーを検出し
た場合に信号線７上へ割込み要求信号が出力される。こ
の割込み要求信号は、微分回路６に入力されてパルス化
され、第２のフリップフロップＳＩＣ保持される。

第２のフリップフロップ５からの信号を受けて、カウン
タ回路４は信号線８上のクロック信号をもとにカウント
動作を開始する。カウンタ回路４がオーバーフローする
までの一定時間の間、割込みゲート信号は信号線１０上
に出力される。カウンタ回路４のオーバーフロー時、カ
ウンタキャリー信号は信号線９上に出力され、第２のフ
リップフロップ５をクリアする。割込みゲート信号が信
号線１０上に出力されている間、ＡＮＤゲート３は信号
線）上の割込み要求信号を禁止する。

第１のフリップフロップ２はＡＮＤゲート３から出力さ
れる信号の幅を信号線７上の割込み要求信号と同じ幅ま
で広げる。第］のフリップフロップ２の出力は、ＣＰＵ
１に対する割込み入力信号表し７て信号線１３を介し７
てＣＰＵ１に入力される。

第２図は、第１図に示す割込み制御回路の実施例に対し
７て信号線７上の割込み要求信号が短時間に連続して、
２回入力されたときの信号波形を示すタイミングチャー
トである。

信号線７上に割込み要求信号が入力されると、カウンタ
回路４によりカウントがオーバーフローするまでの間、
割込みゲート信号が信号線１０上に出力される。このた
め、２回目の割込み要求はＡＮＤゲート３により禁止さ
れる。

結果として、信号線１３からＣＰＵ１への割込み入力信
号に現われるのは１回目の割込み要求のみであり、２回
目の割込み要求はＣＰＵ１に対して入力されず、ＣＰＵ
１も割込み処理は１回目の割込み要求に対する処理のみ
を実行する。

割込み要求が連続して入力される場合には、信号線１０
上の割込みゲート信号は％Ｉ　Ｉとなり続ける。信号線
１１上のステータス読取り信号がＣＰＵ１より出力され
れば、ＣＰＵＩのデータバス信号線１２上に信号線１０
からの割込みゲート信号の値がステータス出力回路１５
より出力される。

したがって、ｃ　Ｐ　Ｕ　１は割込み要求が連続して発
生しているか否かを知ることができる。

（発明の効果） 以上説明したように本発明は、短時間に連続して入力さ
れる障害の割込み要求信号に対して２回目以降の割込み
要求信号を一定時間禁止することにより、ＣＰＵが何回
も障害割込み処理を実行することによる他の処理への圧
迫を回避することが可能となり、本来の処理を効率的に
実行することができるという効果がある。

【図面の簡単な説明】

第１図は、本発明による割込与制御回路の一実施例を示
すブロック図である。 第２図は、第１図の割込み制御回路に割込み要求信号が
連続して入力されたときの各信号の様子を示すタイミン
グチャートである。 １・・・ＣＰＵ ２．８−・・７リツプ７０ツブ ３・・−ＡＮＤゲート ４・・・カウンタ回路 ６・・・微分回路 １４・・・障害検出回路 ７〜１３・・ｅ信号線

Claims (1)

【特許請求の範囲】
1. 割込みにより障害処理を実行することができるＣＰＵと
   、前記ＣＰＵに対して前記障害処理の実行を要求する割
   込み要求信号を出力するための障害検出回路と、前記障
   害検出回路からの前記割込み要求信号が入力されてから
   一定時間にわたり、次に入力される割込み要求信号を禁
   止するためのカウンタ回路と、前記カウンタ回路より出
   力されるゲート信号により前記ＣＰＵに対して入力され
   る前記割込み要求信号を一時的に禁止するためのゲート
   手段と、前記ゲート信号を前記ＣＰＵからの読取り信号
   により前記ＣＰＵのデータバスに対して出力するための
   ステータス出力手段とを具備して構成したことを特徴と
   する割込み制御回路。