JPH11110231A - 割込み制御方式 - Google Patents

Abstract

(57)【要約】 【課題】 同一割込みレベルの複数の割込み要素Ａ〜Ｎ
からの割込み要求をオア回路１の入力とし、その出力変
化のエッジで割込みコントローラ２へ割込み要求を発生
するのでは、割込み処理を多くしたり、ハードウェアが
複雑になる。 【解決手段】 オア回路と割込みコントローラとの間に
アンド回路５を設け、割込み制御部は割込み処理終了時
にアンド回路の出力を一度遮断する信号を与え、１つの
割込み処理終了時に割込みコントローラへの割込み要求
信号にエッジを生成し、このエッジ生成で割込みを認識
する。ＣＰＵ３から割込みコントローラ２へ発行する割
込み終了コマンドをデコーダで検出してアンド回路の出
力を一度遮断する構成も含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロコンピュ
ータシステムにおける割込み制御方式に係り、特に複数
の割込み要求を同一割込みレベルに集約する場合の制御
方式に関する。

【０００２】

【従来の技術】マイクロコンピュータの割込みは、その
物理的資源の制約から、複数の割込み要求を同一割込み
レベルに集約する場合がある。この場合、何れの割込み
要素からマイクロコンピュータに割込み処理要求が発生
したかをマイクロコンピュータの割込み処理部が認識す
る。

【０００３】この認識には、ポーリングと呼ばれる処理
でなされ、各割込み要素の割込み要求状態表示レジスタ
を読み出し、この内容から割込み要求の有無を確認す
る。

【０００４】割込み要求をしている割込み要素の認識
後、マイクロコンピュータは、当該割込み要素に対して
所定の割込み処理を実行する。

【０００５】以上のような割込み処理は、以下の手順で
なされる。

【０００６】（１）割込み要素が割込み要求をマイクロ
コンピュータ（ＣＰＵ）に送信する。

【０００７】（２）ＣＰＵの割込みコントローラは、割
込み要求を受理した後、ＣＰＵに対し割込み信号を送信
する。

【０００８】（３）割込み信号を受信したＣＰＵは、割
込み処理シーケンスを実行し、割込み処理ルーチンのア
ドレスを取得する。

【０００９】（４）割込み処理ルーチンが起動され、複
数の割込み要求にポーリング処理を行い、割込み要素を
認識する。

【００１０】（５）認識した割込み要素に対し、所定の
割込み処理を実行する。

【００１１】（６）割込み処理の実行後、割込み要素の
割込みフラグをクリアし、割込み処理を終了する。

【００１２】

【発明が解決しようとする課題】従来の割込み処理にお
いて、同じレベル上の複数の割込み要素がそれぞれ非同
期に割込み要求を発生した場合、割込みコントローラが
割込み要素からの割込み信号を認識するのは、その信号
の変化点（エッジ）になる。

【００１３】この理由は、複数の割込み要素が同じ割込
みレベルであるため、各割込み要素の割込み要求信号が
割込みコントローラに入力される前段にオア（論理和）
接続されることによる。この認識処理状態は、図３に示
すようになる。

【００１４】割込み要素Ａが割込み要求をしている間に
割込み要素Ｂが割込み要求した場合、これらが同じ割込
みレベルであるとその要求のオアで割込み要求が発生す
るため、割込み要素Ａによる割込みは受付られるが、割
込み要素Ｂの割込み要求のエッジが消失してしまい、割
込み要素Ｂの処理がなされないことになる。

【００１５】このような場合、以下の方法で割込み要素
Ｂの要求を受付できるようにする。 （１）最初の割込み要素の処理終了時点で同一割込みレ
ベルの他の割込み要素を再度ポーリングする。

【００１６】（２）図４に示すように、割込み要素Ａの
割込み処理終了時点で、一度割込みマスクをかけ、その
直後にクリアすることにより割込み要素Ｂからの要求に
対して疑似的にエッジを作り出す。

【００１７】しかし、（１）の方法では割込み処理が多
くなるし、（２）の方法ではマスク処理などの複雑なハ
ードウェアを追加する必要がある。

【００１８】本発明の目的は、同一割込みレベルの複数
の割込み要素からの割込み要求を簡単に認識できる割込
み制御方式を提供することにある。

【００１９】

【課題を解決するための手段】本発明は、割込み要求に
対する割込み処理終了信号で割込み要求にマスクをかけ
ることにより割込み要求信号にエッジを自動的に発生さ
せるようにしたもので、以下の構成を特徴とする。

【００２０】（第１の発明）同一割込みレベルの複数の
割込み要素からの割込み要求をオア回路の入力とし、そ
の出力変化のエッジで割込みコントローラへ割込み要求
を発生し、この要求でＣＰＵが割込み処理シーケンスを
実行し、割込み制御部が割込み要素に対してポーリング
処理で割込み要素を認識するマイクロコンピュータの割
込み制御方式において、前記オア回路と割込みコントロ
ーラとの間にアンド回路を設け、前記割込み制御部は割
込み処理終了時に前記アンド回路の出力を一度遮断する
信号を該アンド回路に与え、割込み処理終了時に前記割
込みコントローラへの割込み要求信号にマスクをかける
ことを特徴とする。

【００２１】（第２の発明）同一割込みレベルの複数の
割込み要素からの割込み要求をオア回路の入力とし、そ
の出力変化のエッジで割込みコントローラへ割込み要求
を発生し、この要求でＣＰＵが割込み処理シーケンスを
実行し、割込み制御部が割込み要素に対してポーリング
処理で割込み要素を認識するマイクロコンピュータの割
込み制御方式において、前記オア回路と割込みコントロ
ーラとの間にアンド回路を設け、前記ＣＰＵが割込み処
理終了時に前記割込みコントローラに発行した割込み終
了コマンドを検出するデコーダを設け、このデコーダが
検出した割込み処理終了検出信号を前記アンド回路の出
力を一度遮断する信号として該アンド回路に与え、割込
み処理終了時に前記割込みコントローラへの割込み要求
信号にマスクをかけることを特徴とする。

【００２２】

【発明の実施の形態】

（第１の実施形態）図１は、本発明の実施形態を示す回
路構成図である。割込み要素Ａ〜Ｎが同一割込みレベル
にあるとき、これら割込み要素Ａ〜Ｎからの割込み要求
は、オア回路１によって１つの割込み要求として集約さ
れる。

【００２３】割込みコントローラ２は、オア回路１や他
の割込みレベルの割込み要素からの割込み要求を受付
け、ＣＰＵ３に割込み信号を送信する。ＣＰＵ３は、割
込み処理シーケンスを実行し、割込み処理ルーチンを起
動する。これにより、割込み制御部４が割込み要素Ａ〜
Ｎに対してポーリング処理を行い、割込み要素を認識す
る。

【００２４】ここで、本実施形態では、オア回路１から
の割込み要求出力をアンド（論理積）回路５を介して割
込みコントローラ２に出力する構成とする。そして、こ
のアンド回路５の他方の入力として、割込み制御部４か
ら割込み処理終了信号を与える。この信号は、例えば、
割込み処理を終了した割込み要素Ａをクリアする処理動
作から生成される。

【００２５】この構成による割込み処理は、図２に示す
ようになる。割込み要素Ａからの割込み要求に次いで同
一割込みレベルの割込み要素Ｂから割込み要求が発生し
た場合、割込み要素Ａに対する割込み処理を終了した時
点で割込み制御部４からアンド回路５に割込み処理終了
信号を与える。

【００２６】これにより、オア回路１からの割込み要求
信号がアンド回路５により一度遮断されて割込みコント
ローラ２へ与えられる。この割込み要求の変化は、従来
のマスクと同様に、割込み要求信号にエッジを発生さ
せ、割込み要素Ｂからの割込み要求を認識する。

【００２７】（第２の実施形態）図５は、本発明の他の
実施形態を示す回路構成である。同図が図１と異なる部
分は、割込み要求信号に対するマスク処理を割込み制御
部４からの割込み終了信号に代えて、デコーダ６から与
える点にある。

【００２８】デコーダ６は、ＣＰＵ３から割込みコント
ローラ２に発行する割込み終了コマンドを割込み処理終
了として検出する。このコマンドは、一般的にはＥＯＩ
処理と呼ばれるもので、所定のＥＯＩコマンドを割込み
コントローラ２に書込むという処理を行う。このコマン
ドをデコーダ６が検出して割込み処理終了検出信号とし
てアンド回路５に入力する。

【００２９】なお、ＥＯＩ処理は、割込みレベルを意識
していないため、他のレベルの割込みに対するＥＯＩ信
号でも終了検出信号が生成され、割込み要求のエッジが
生成されるが、既に割込み要求が以前のエッジにより認
識されているため、問題は生じない。

【００３０】

【発明の効果】以上のとおり、本発明によれば、割込み
要求に対する割込み処理終了信号で割込み要求にマスク
をかけることにより割込み要求信号にエッジを自動的に
発生させるようにしたため、以下の効果がある。

【００３１】（１）表示レジスタなどのハードウェア量
を削減できる。

【００３２】（２）ソフトウェアで処理していたエッジ
生成のためのマスク処理が不要になる。

【００３３】（３）再度のポーリングを不要にし、割込
み処理が簡単になる。

【図面の簡単な説明】

【図１】本発明の実施形態を示す回路構成図。

【図２】実施形態における割込み処理のタイムチャー
ト。

【図３】従来の割込み処理における割込み認識の失敗例
を示すタイムチャート。

【図４】従来のマスク処理による割込み認識方法を示す
タイムチャート。

【図５】本発明の他の実施形態を示す回路構成図。

【符号の説明】

１…オア回路 ２…割込みコントローラ ３…ＣＰＵ ４…割込み制御部 ５…アンド回路 ６…デコーダ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 同一割込みレベルの複数の割込み要素か
   らの割込み要求をオア回路の入力とし、その出力変化の
   エッジで割込みコントローラへ割込み要求を発生し、こ
   の要求でＣＰＵが割込み処理シーケンスを実行し、割込
   み制御部が割込み要素に対してポーリング処理で割込み
   要素を認識するマイクロコンピュータの割込み制御方式
   において、 前記オア回路と割込みコントローラとの間にアンド回路
   を設け、前記割込み制御部は割込み処理終了時に前記ア
   ンド回路の出力を一度遮断する信号を該アンド回路に与
   え、割込み処理終了時に前記割込みコントローラへの割
   込み要求信号にマスクをかけることを特徴とする割込み
   制御方式。
2. 【請求項２】 同一割込みレベルの複数の割込み要素か
   らの割込み要求をオア回路の入力とし、その出力変化の
   エッジで割込みコントローラへ割込み要求を発生し、こ
   の要求でＣＰＵが割込み処理シーケンスを実行し、割込
   み制御部が割込み要素に対してポーリング処理で割込み
   要素を認識するマイクロコンピュータの割込み制御方式
   において、 前記オア回路と割込みコントローラとの間にアンド回路
   を設け、前記ＣＰＵが割込み処理終了時に前記割込みコ
   ントローラに発行した割込み終了コマンドを検出するデ
   コーダを設け、このデコーダが検出した割込み処理終了
   検出信号を前記アンド回路の出力を一度遮断する信号と
   して該アンド回路に与え、割込み処理終了時に前記割込
   みコントローラへの割込み要求信号にマスクをかけるこ
   とを特徴とする割込み制御方式。