JPS58115561A - メモリダンプ方式 - Google Patents
メモリダンプ方式Info
- Publication number
- JPS58115561A JPS58115561A JP56213074A JP21307481A JPS58115561A JP S58115561 A JPS58115561 A JP S58115561A JP 56213074 A JP56213074 A JP 56213074A JP 21307481 A JP21307481 A JP 21307481A JP S58115561 A JPS58115561 A JP S58115561A
- Authority
- JP
- Japan
- Prior art keywords
- memory dump
- reset
- signal
- processor
- key
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明はメモリダンプ方式に関するものであって、特に
メモリダンプに際して非マスク割込信号を発生させると
ともにリセット信号を発生させてプロセッサの主プログ
ラムを停止状態にしておき、このプログラムの再スター
トのときにメモリダンフ処理を行なわれることにより、
非マスク割込イ８号が何尋かの原理によりキャッチされ
なかったときでもメモリダンプを確実に実行できるもの
である。
メモリダンプに際して非マスク割込信号を発生させると
ともにリセット信号を発生させてプロセッサの主プログ
ラムを停止状態にしておき、このプログラムの再スター
トのときにメモリダンフ処理を行なわれることにより、
非マスク割込イ８号が何尋かの原理によりキャッチされ
なかったときでもメモリダンプを確実に実行できるもの
である。
（２）従来技術と問題点
データ処理装置において何らかの原因により異常状繰が
発生した場合に主メモリに記憶された障害情報を一度、
全部取出して、その障害情報の内容から前記異常状態を
分析発見するいわゆるメモリダンプと称する処理は知ら
れている。そして伺らかの原因によって主フログラムが
暴走してしまっているような場合に、割込みをかけてそ
の異常状態をつきとめる処理に入るが割込みについても
、マスク可能な割込み（Ｍｌ）ができるものと、マスク
不可能な割込み（Ｎ Ｍ Ｉ）ができるものがある０ 従来方式による本のはマスク不可能な割込み方式を採用
しているのが普通であったが従来方式によるＮＭ１ｍ号
では、プログラムが暴走しているような場合には何等か
の原因によりへＭｌ状態が認識されず、メモリダンプが
行なえないことがあった。
発生した場合に主メモリに記憶された障害情報を一度、
全部取出して、その障害情報の内容から前記異常状態を
分析発見するいわゆるメモリダンプと称する処理は知ら
れている。そして伺らかの原因によって主フログラムが
暴走してしまっているような場合に、割込みをかけてそ
の異常状態をつきとめる処理に入るが割込みについても
、マスク可能な割込み（Ｍｌ）ができるものと、マスク
不可能な割込み（Ｎ Ｍ Ｉ）ができるものがある０ 従来方式による本のはマスク不可能な割込み方式を採用
しているのが普通であったが従来方式によるＮＭ１ｍ号
では、プログラムが暴走しているような場合には何等か
の原因によりへＭｌ状態が認識されず、メモリダンプが
行なえないことがあった。
（３）発明の目的
本発明は前記のような問題に鑑みこれを解決しようとす
るもので、プロセッサがリセットされて再スタートした
際にメモリダンプキーが押されていれば、その状態をプ
ロセッサによって検出して必ずメモリダンプ処理が行な
えるようにしたメモリダンプ方式を提供することを目的
とする。
るもので、プロセッサがリセットされて再スタートした
際にメモリダンプキーが押されていれば、その状態をプ
ロセッサによって検出して必ずメモリダンプ処理が行な
えるようにしたメモリダンプ方式を提供することを目的
とする。
（４）発明の構成
この目的を達成するためこの発明によるメモリダンプ方
式では、マスク不可能割込み信号を発生する非マスク割
込信号発生回路と、リセット信号発生回路を備えたプロ
セッサであって、マスク不可能割込信号が所定時間継続
した後に前記リセット信号発生回路を起動することによ
り前記プロセッサによるプログラム走行を停止させ、前
記プロセッサによるプログラムのりスタートのときに、
前記マスク不可能割込信号の検出を行うことを特徴とす
る。
式では、マスク不可能割込み信号を発生する非マスク割
込信号発生回路と、リセット信号発生回路を備えたプロ
セッサであって、マスク不可能割込信号が所定時間継続
した後に前記リセット信号発生回路を起動することによ
り前記プロセッサによるプログラム走行を停止させ、前
記プロセッサによるプログラムのりスタートのときに、
前記マスク不可能割込信号の検出を行うことを特徴とす
る。
（５）発明の実施例
次に本発明による実施例を図面を参照して説明する。
第１図は本発明によるメモリダンプ方式を実現する装置
のブロック図を示し、第２図は第１図の装置によって行
なわれるメモリダンプ動作を説明する動作説明図であり
、第３図は第１図の装置の回路の各部の動作を説明する
動作説明図である。
のブロック図を示し、第２図は第１図の装置によって行
なわれるメモリダンプ動作を説明する動作説明図であり
、第３図は第１図の装置の回路の各部の動作を説明する
動作説明図である。
第１図において、ｌは図示省略した操作パネルに設けら
れたメモリダンプキーであって、このキーが押されてい
る際にメモリダンプ動作が行なわれる。２はキーレシー
バであってメモリダンプキーが押れているかいないかを
検出している。３ｉｉＮＭＩ（マスク不可能な割込み）
発生回路、および４はリセット発生回路であって前記へ
ＭＩ発生回路からの出力信号に基づいてプロセッサ（Ｃ
ＰＵ・・・図示せず）のリセットを行なう回路である。
れたメモリダンプキーであって、このキーが押されてい
る際にメモリダンプ動作が行なわれる。２はキーレシー
バであってメモリダンプキーが押れているかいないかを
検出している。３ｉｉＮＭＩ（マスク不可能な割込み）
発生回路、および４はリセット発生回路であって前記へ
ＭＩ発生回路からの出力信号に基づいてプロセッサ（Ｃ
ＰＵ・・・図示せず）のリセットを行なう回路である。
このように構成された本発明による第１図の装置の動作
を第２図および第３図に示す動作説明図を参照して説明
する。まず、メモリダンプ処理を行なわせたい場合には
、メモリダンプキー１を押す。これにより第２図（ａ）
に示すような信号がキーレシーバ２を介して得られる。
を第２図および第３図に示す動作説明図を参照して説明
する。まず、メモリダンプ処理を行なわせたい場合には
、メモリダンプキー１を押す。これにより第２図（ａ）
に示すような信号がキーレシーバ２を介して得られる。
そうすると、その出力がＮＭＩ発生回路３の入力へ与え
られるので、メモリダンプキー押下によるオン信号の立
上りでＮＭ１発生回路３もオン状態になり、所定時間あ
るレベルを保ち、その後オフに移る立下り部分でリセッ
ト発生回路４を付勢して該リセット回路４を作動し、そ
のリセット出力によってプロセッサ（図示せず）をリセ
ットする。また、前記ＮＭＩ発生回路３の出力は前記プ
ロセッサのマスク不可能割り込みをかけるようになって
いる。なお、上記動作において、キーレシーノ（２を介
してダンプメモリキー１のオン状態を表わすメモリダン
プキー信号を利用してプロセッサの主記憶装置のプログ
ラム読出しを直接性なうことも可能である０ さて、第２図の動作説明図に戻って、メモリダンプキー
１の押下によって同図（ｂ）のようにへＭ１発生回路３
からＮＭＩ信号が発生されると、プロセッサによる検出
かヤ丁なわれだ時にプログラム暴走を含む主プログラム
の走行か中断され、実行中の各レジスタ（図示せず）の
内容が主記憶装置のスタック領埴に移される（第２図（
Ｃ））。そしてＮＭＩ信号がある時間だけオン状態を続
けた後でオフ状態になる際に、その立下り部分でプロセ
ッサをリセット状態にしてしまう。一方ＮＭＩ信号がプ
ロセッサで検出できない時でもリセット状態になる。そ
うして、ある時間このリセット状態を続けた後に、図示
しないボタンを押してプロセッサを再びセット状態にし
て主プログラムを再スタートさせる。その結呆、再スタ
ートが切られた後で、主プログラムによりメモリダンプ
キー１が押されている状態が検出された時点でメモリダ
ンプ処理に入る。
られるので、メモリダンプキー押下によるオン信号の立
上りでＮＭ１発生回路３もオン状態になり、所定時間あ
るレベルを保ち、その後オフに移る立下り部分でリセッ
ト発生回路４を付勢して該リセット回路４を作動し、そ
のリセット出力によってプロセッサ（図示せず）をリセ
ットする。また、前記ＮＭＩ発生回路３の出力は前記プ
ロセッサのマスク不可能割り込みをかけるようになって
いる。なお、上記動作において、キーレシーノ（２を介
してダンプメモリキー１のオン状態を表わすメモリダン
プキー信号を利用してプロセッサの主記憶装置のプログ
ラム読出しを直接性なうことも可能である０ さて、第２図の動作説明図に戻って、メモリダンプキー
１の押下によって同図（ｂ）のようにへＭ１発生回路３
からＮＭＩ信号が発生されると、プロセッサによる検出
かヤ丁なわれだ時にプログラム暴走を含む主プログラム
の走行か中断され、実行中の各レジスタ（図示せず）の
内容が主記憶装置のスタック領埴に移される（第２図（
Ｃ））。そしてＮＭＩ信号がある時間だけオン状態を続
けた後でオフ状態になる際に、その立下り部分でプロセ
ッサをリセット状態にしてしまう。一方ＮＭＩ信号がプ
ロセッサで検出できない時でもリセット状態になる。そ
うして、ある時間このリセット状態を続けた後に、図示
しないボタンを押してプロセッサを再びセット状態にし
て主プログラムを再スタートさせる。その結呆、再スタ
ートが切られた後で、主プログラムによりメモリダンプ
キー１が押されている状態が検出された時点でメモリダ
ンプ処理に入る。
第３図は、第１図の挟置の回路の各部分に現われる信号
波形の関係を補結的に示１／、メモリダンプキー１が押
−された際、キーレシーノ（２の出力信号の立上り（同
図（ｅＬ））でＮＭＩ発生回路３をオンにしく同図（ｂ
））、ある時間軽過後＋の信号の立下りでリセット発生
回路４をオン、すなわちリセットをかける（同図（Ｃ）
）ようにしている。そしてこのリセット信号（ａ）によ
り、その立下９時点を利用して第２図（ｃ）に示すよう
に主プログラムを停止させ（プロセッサをリセット状態
にする）ている。その後の動作はすでに述べた通りであ
る。
波形の関係を補結的に示１／、メモリダンプキー１が押
−された際、キーレシーノ（２の出力信号の立上り（同
図（ｅＬ））でＮＭＩ発生回路３をオンにしく同図（ｂ
））、ある時間軽過後＋の信号の立下りでリセット発生
回路４をオン、すなわちリセットをかける（同図（Ｃ）
）ようにしている。そしてこのリセット信号（ａ）によ
り、その立下９時点を利用して第２図（ｃ）に示すよう
に主プログラムを停止させ（プロセッサをリセット状態
にする）ている。その後の動作はすでに述べた通りであ
る。
（６）発明の効果
以上述べたように、本発明においてはＮＭ１発生回路か
らのマスク不可能な信号とリセット発生回路からのリセ
ット信号を利用してプログラム暴走を含むプログラムの
走行を一時停止して、それを再スタートさせた際に、メ
モリダンプキー押下の検出によりメモリダンプ処理に入
るようにしているので、メモリダンプキーさえ押されて
いれば、必ずメモリダンプが行なえる。したがって、本
発明においては特にプログラムが暴走している為にＮＭ
Ｉが検出できないような状態であっても、必ずＮＭＩが
紡織されうる。
らのマスク不可能な信号とリセット発生回路からのリセ
ット信号を利用してプログラム暴走を含むプログラムの
走行を一時停止して、それを再スタートさせた際に、メ
モリダンプキー押下の検出によりメモリダンプ処理に入
るようにしているので、メモリダンプキーさえ押されて
いれば、必ずメモリダンプが行なえる。したがって、本
発明においては特にプログラムが暴走している為にＮＭ
Ｉが検出できないような状態であっても、必ずＮＭＩが
紡織されうる。
第１図は本発明によるメモリダンプ方式を実現する装置
のブロック図を示し、第２図は第１図の装置によって行
なわれるメモリダンプ動作を説明する動作説明図であり
、第３図は第１図の（ロ）路の各部の信号の状態を示す
。 図中、１はメモリダンプキー、２はキーレ７−バ、３は
ＮＭｉ発生回路（マスク不可能割込イｇ号発生回路）、
４はリセット発生回路である。 特許出願人 富士通株式会社 代理人弁理士 山 谷 晧 榮
のブロック図を示し、第２図は第１図の装置によって行
なわれるメモリダンプ動作を説明する動作説明図であり
、第３図は第１図の（ロ）路の各部の信号の状態を示す
。 図中、１はメモリダンプキー、２はキーレ７−バ、３は
ＮＭｉ発生回路（マスク不可能割込イｇ号発生回路）、
４はリセット発生回路である。 特許出願人 富士通株式会社 代理人弁理士 山 谷 晧 榮
Claims (1)
- （１） マスク不可能割込み信号を発生する非マスク
割込信号発生回路と、リセット信号発生回路を備えたプ
ロセッサであって、マスク不可能割込信号が所定時間継
続した後に前記リセット信号発生回路を起動することに
より前記プロセッサによるプログラム走行を停止させ、
前記プロセッサによるプログラムのりスタートのときに
、前記マスク不ａｆ能割込信号の検出を行うことを特徴
とするメモリダンプ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56213074A JPS58115561A (ja) | 1981-12-29 | 1981-12-29 | メモリダンプ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56213074A JPS58115561A (ja) | 1981-12-29 | 1981-12-29 | メモリダンプ方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58115561A true JPS58115561A (ja) | 1983-07-09 |
| JPS642981B2 JPS642981B2 (ja) | 1989-01-19 |
Family
ID=16633105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56213074A Granted JPS58115561A (ja) | 1981-12-29 | 1981-12-29 | メモリダンプ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58115561A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6091459A (ja) * | 1983-10-24 | 1985-05-22 | Fujitsu Ltd | デ−タ処理装置 |
| JPS60189563A (ja) * | 1984-03-11 | 1985-09-27 | Casio Comput Co Ltd | メモリダンプ駆動回路 |
| JPH0196045U (ja) * | 1987-12-16 | 1989-06-26 |
-
1981
- 1981-12-29 JP JP56213074A patent/JPS58115561A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6091459A (ja) * | 1983-10-24 | 1985-05-22 | Fujitsu Ltd | デ−タ処理装置 |
| JPS60189563A (ja) * | 1984-03-11 | 1985-09-27 | Casio Comput Co Ltd | メモリダンプ駆動回路 |
| JPH0196045U (ja) * | 1987-12-16 | 1989-06-26 | ||
| JPH0524997Y2 (ja) * | 1987-12-16 | 1993-06-24 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS642981B2 (ja) | 1989-01-19 |
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