JPS60189563A - メモリダンプ駆動回路 - Google Patents
メモリダンプ駆動回路Info
- Publication number
- JPS60189563A JPS60189563A JP59045960A JP4596084A JPS60189563A JP S60189563 A JPS60189563 A JP S60189563A JP 59045960 A JP59045960 A JP 59045960A JP 4596084 A JP4596084 A JP 4596084A JP S60189563 A JPS60189563 A JP S60189563A
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- JP
- Japan
- Prior art keywords
- mpu
- memory
- reset
- nmi
- processor
- Prior art date
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- Pending
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- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、プロセッサ装置に係り、特に外部要因等に影
響されることなく確実にメモリダンプできるメモリダン
プ駆動回路に関する。
響されることなく確実にメモリダンプできるメモリダン
プ駆動回路に関する。
複数の処理装置（以下ＭＰＵと示す）を同時に使用する
マルチプロセッサシステムは、１個のＭＰＵが何らかの
原因で動作遅れ等を生じた場合化のＭＰＵにメモリを移
動して動作でき、システムの信頼性が増すため、計算機
等で多く用いられているシステムである。
マルチプロセッサシステムは、１個のＭＰＵが何らかの
原因で動作遅れ等を生じた場合化のＭＰＵにメモリを移
動して動作でき、システムの信頼性が増すため、計算機
等で多く用いられているシステムである。
第１図はＭＰＵ−ＡとＭＰＵ−Ｂの２（ｌｌｉＩのＭＰ
Ｕを用いたマルチプロセッサシステムのメモリダンプ駆
動回路の回路図である。このシステムにおいて、何らか
の原因でＭＰＵ−Ｂ７側のランダムアクセスメモリ （
以下ＲＡＭで示す）■、又はリードオンリメモリ （以
下ＲＯＭで示す）２の情報が読み出せないデッドロック
状態になった場合。
Ｕを用いたマルチプロセッサシステムのメモリダンプ駆
動回路の回路図である。このシステムにおいて、何らか
の原因でＭＰＵ−Ｂ７側のランダムアクセスメモリ （
以下ＲＡＭで示す）■、又はリードオンリメモリ （以
下ＲＯＭで示す）２の情報が読み出せないデッドロック
状態になった場合。
ＭＰＵ−Ａ３からＮ、ＭＩ（ノンマスカラブルインター
ラブド）フリップフロップ４に割り込みのＮＭｌフラグ
がセントされる。割り込み信号は、論理積回路（以下Ａ
ＮＤ回路で示す）５に入力し。
ラブド）フリップフロップ４に割り込みのＮＭｌフラグ
がセントされる。割り込み信号は、論理積回路（以下Ａ
ＮＤ回路で示す）５に入力し。
セントリセットフリッププロップ６からＡＮＤ回路５に
セント信号が入力している時１割り込み信号はＭ、Ｐ
Ｕ−Ｂ、７のＮＭＩ端子に入力する。ＭＰＵ−Ｂ７がＮ
ＭＩ信号を検知すると、ＭＰＵ−Ｂ７は割り込み処理を
行い、その処理によりＭＰＵ−８７側の情報を図示しな
いボートを介してＭＰＵ−Ａ３側のＲＡＭ８にダンプす
る。そしてＭＰＵ−Ａ３によってＲＡＭ８にダンプされ
たＭＰＵ−８７側の情報が解析され、必要とする処理が
なされる。
セント信号が入力している時１割り込み信号はＭ、Ｐ
Ｕ−Ｂ、７のＮＭＩ端子に入力する。ＭＰＵ−Ｂ７がＮ
ＭＩ信号を検知すると、ＭＰＵ−Ｂ７は割り込み処理を
行い、その処理によりＭＰＵ−８７側の情報を図示しな
いボートを介してＭＰＵ−Ａ３側のＲＡＭ８にダンプす
る。そしてＭＰＵ−Ａ３によってＲＡＭ８にダンプされ
たＭＰＵ−８７側の情報が解析され、必要とする処理が
なされる。
しかしながら２以上の回路において、ＭＰＵ−Ｂ７がフ
リップフロップ６にマスクフラグをセント（出力がロー
レベル）した状態で、ハート′障害を生じた時には、マ
スクフラグをリセットしない場合がある。この場合ＭＰ
Ｕ−Ａ３から割り込みフリップフロップ４に信号をセン
トしζもフリップフロップ６の出力はローレベルである
のでその出力が加わっているＡＮＤ回路５はオフであり
ＭＰＵ−８７には割り込みがかからない。また１ＭＰＵ
−Ｂ７のＮＭＩ入力にＮＭＩ信号が入力された場合でも
ＭＰＵ−Ｂ７内でＮＭＩ信号の割り込みベクタが前述の
ハード障害により破壊されている場合もあり、ＭＰＵ−
Ｂ７はＲＡＭＩ、ＲＯＭ２のメモリ情報をＭＰＵ−Ａ３
側にダンプ処理することができない。従って従来のメモ
リダンプ駆動回路ではハード障害が生じた場合、Ｍ’Ｐ
Ｕ−Ｂ７からＭＰＵ−Ａ３へ確実にメモリ情報をダンプ
することができない欠点を有していた。
リップフロップ６にマスクフラグをセント（出力がロー
レベル）した状態で、ハート′障害を生じた時には、マ
スクフラグをリセットしない場合がある。この場合ＭＰ
Ｕ−Ａ３から割り込みフリップフロップ４に信号をセン
トしζもフリップフロップ６の出力はローレベルである
のでその出力が加わっているＡＮＤ回路５はオフであり
ＭＰＵ−８７には割り込みがかからない。また１ＭＰＵ
−Ｂ７のＮＭＩ入力にＮＭＩ信号が入力された場合でも
ＭＰＵ−Ｂ７内でＮＭＩ信号の割り込みベクタが前述の
ハード障害により破壊されている場合もあり、ＭＰＵ−
Ｂ７はＲＡＭＩ、ＲＯＭ２のメモリ情報をＭＰＵ−Ａ３
側にダンプ処理することができない。従って従来のメモ
リダンプ駆動回路ではハード障害が生じた場合、Ｍ’Ｐ
Ｕ−Ｂ７からＭＰＵ−Ａ３へ確実にメモリ情報をダンプ
することができない欠点を有していた。
本発明は上記従来の欠点に鑑み、複数のＭＰＵを有する
システムにおいて、第１のＭＰＵ側の情報を第２のＭＰ
Ｕに送信する際ハード障害が生じても、確実にメモリを
ダンプすることが可能なメモリダンプ駆動回路を提供す
ることを目的とする。
システムにおいて、第１のＭＰＵ側の情報を第２のＭＰ
Ｕに送信する際ハード障害が生じても、確実にメモリを
ダンプすることが可能なメモリダンプ駆動回路を提供す
ることを目的とする。
本発明は上記目的を達成するために、マルチフロセッサ
システムにおいて、第１のプロセッサによって第２のプ
ロセッサの割り込みを禁止するとともに前記第２のプロ
セッサをリセットするりセント手段と、前記第１のプロ
セッサからの割り込み要求を判別する判別手段、と前記
第２のプロセッサから前記第１のプロセッサにメモリの
内容を転送する転送手段とを有し、該判別手段と前記第
１のプロセッサにより前記第２のプロセッサに割り込み
を行い、前記転送手段によりメモリを前記第１のプロセ
ッサに転送することを特徴とするメモリダンプ駆動回路
を特徴とする。
システムにおいて、第１のプロセッサによって第２のプ
ロセッサの割り込みを禁止するとともに前記第２のプロ
セッサをリセットするりセント手段と、前記第１のプロ
セッサからの割り込み要求を判別する判別手段、と前記
第２のプロセッサから前記第１のプロセッサにメモリの
内容を転送する転送手段とを有し、該判別手段と前記第
１のプロセッサにより前記第２のプロセッサに割り込み
を行い、前記転送手段によりメモリを前記第１のプロセ
ッサに転送することを特徴とするメモリダンプ駆動回路
を特徴とする。
以下本発明の実施例について図面を参照しながら詳述す
る。
る。
第２図は本発明のメモリダンプ駆動回路を説明する回路
図である。
図である。
ＭＰＵ−Ｂｔ７に接続されるＲＡＭ１８．ＲＯＭ１９に
は、ＭＰＵ−Ｂ １７を動作させる情報が格納されてい
る。この情報によってＭＰＵ−８１７は必要な動作をす
る。しかし、何らかの原因たとえば雑音等によって一時
的な誤動作（ハード障害）をＭＰＵ−８１７がした場合
にはその後の必要とする処理がなされない場合がある。
は、ＭＰＵ−Ｂ １７を動作させる情報が格納されてい
る。この情報によってＭＰＵ−８１７は必要な動作をす
る。しかし、何らかの原因たとえば雑音等によって一時
的な誤動作（ハード障害）をＭＰＵ−８１７がした場合
にはその後の必要とする処理がなされない場合がある。
これを検出し、たとえば正常にもどすために、ＭＰＵ−
Ａｌ０はＭＰＵ−、Ｂ１７に対して割り込みをかけ。
Ａｌ０はＭＰＵ−、Ｂ１７に対して割り込みをかけ。
ＲＡＭ１８の内容を通信ボート２０を介してＲＡＭ１ｌ
にダンプさせる。
にダンプさせる。
一方、ＭＰＵ−Ａｌ０に接続されているＲＡＭ１１、Ｒ
ＯＭ１２にはＭＰＵ−Ａ １０を動作させる情報（プロ
グラムや動作に必要なデータ）が格納されている。この
情報によってＭＰＵ−Ａｌ０はＩ１０デコーダ１３を介
してＮＭＩフリップフロップ１４及びリセットフリップ
フロップ１５をセントする。 Ｉ１０デコーダ１３はた
とえば４ビツトの入力をデコードして１６出力するもの
であり、ＭＰＵ−Ａｌ０によって特定値が入力した時に
、ＮＭＩフリップフロップ１４をセットし、他の特定値
が入力した時にリセットフリップフロップ１５をセント
する。εの特定値とは各フリップフロップ１４，１５に
接続される Ｉ１０デコーダ１３のデコーダ値である。
ＯＭ１２にはＭＰＵ−Ａ １０を動作させる情報（プロ
グラムや動作に必要なデータ）が格納されている。この
情報によってＭＰＵ−Ａｌ０はＩ１０デコーダ１３を介
してＮＭＩフリップフロップ１４及びリセットフリップ
フロップ１５をセントする。 Ｉ１０デコーダ１３はた
とえば４ビツトの入力をデコードして１６出力するもの
であり、ＭＰＵ−Ａｌ０によって特定値が入力した時に
、ＮＭＩフリップフロップ１４をセットし、他の特定値
が入力した時にリセットフリップフロップ１５をセント
する。εの特定値とは各フリップフロップ１４，１５に
接続される Ｉ１０デコーダ１３のデコーダ値である。
たとえばＮＭＩフリップフロップ１４がデコード値１に
対する Ｉ１０デコーダ１３の出力に接続されている場
合には、１がＩ１０デコーダ１３に加わった時にＮＭＩ
フリンブフロソブがセットされる。
対する Ｉ１０デコーダ１３の出力に接続されている場
合には、１がＩ１０デコーダ１３に加わった時にＮＭＩ
フリンブフロソブがセットされる。
前述したハード障害によって発生した誤動作等を正常動
作にもどすため、ＭＰＵ−Ａｌ０はＮＭＩフリップフロ
ップが接続されている Ｉ１０デコーダ１３のデコード
出力値に対応した値をＩ１０デコーダ１３に加える。こ
れによって Ｉ１０デコーダＩ３のハイレベルがＮＭＩ
フリップフロップ１４に加わり、ＮＭＩフリップフロッ
プ１４がセントされる。この時にＮＭＩイネーブルフリ
ップフロップ１６がセント（出力がハイレベル）されて
いる時には、ＡＮＤ回路１８を介して割り込みがＭＰＵ
−８１７になされ、ＭＰＵ−８１７は割り込み処理を行
う。この割り込みによってなされる処理はＲＡＭ１８の
ダンプ処理であり、ＭＰＵ−８１７は順次通信ポート２
０を介してＲＡＭ１１にデータを転送する。なお３通信
ボート２０からＲＡＭＩＩへの格納はＭＰＵ−Ａｌ０の
処理によって行ってもよく、またはダイレクトメモリア
クセス方式によって通信ポート２０より直接ＲＡＭ１１
に格納してもよい。
作にもどすため、ＭＰＵ−Ａｌ０はＮＭＩフリップフロ
ップが接続されている Ｉ１０デコーダ１３のデコード
出力値に対応した値をＩ１０デコーダ１３に加える。こ
れによって Ｉ１０デコーダＩ３のハイレベルがＮＭＩ
フリップフロップ１４に加わり、ＮＭＩフリップフロッ
プ１４がセントされる。この時にＮＭＩイネーブルフリ
ップフロップ１６がセント（出力がハイレベル）されて
いる時には、ＡＮＤ回路１８を介して割り込みがＭＰＵ
−８１７になされ、ＭＰＵ−８１７は割り込み処理を行
う。この割り込みによってなされる処理はＲＡＭ１８の
ダンプ処理であり、ＭＰＵ−８１７は順次通信ポート２
０を介してＲＡＭ１１にデータを転送する。なお３通信
ボート２０からＲＡＭＩＩへの格納はＭＰＵ−Ａｌ０の
処理によって行ってもよく、またはダイレクトメモリア
クセス方式によって通信ポート２０より直接ＲＡＭ１１
に格納してもよい。
−４，ＮＭＩイネーブルフリップフロップ１６がリセッ
ト（出力がローレベル）されている場合にはその出力が
加わるＡＮＤ回路１８はオフとなるので、ＭＰＵ−８１
７に割り込みはかからない。
ト（出力がローレベル）されている場合にはその出力が
加わるＡＮＤ回路１８はオフとなるので、ＭＰＵ−８１
７に割り込みはかからない。
このときＭＰＵ−Ａｌ０は通信ボート２０より出力され
るデータを格納するための処理を行っているが２通信ボ
ート２０よりデータが出力されないので、特定時間後火
の処理を行う。なお、特定時間はプログラムによって検
出しても良く、または図示しないタイマーからの割り込
みによって検出してもよい。
るデータを格納するための処理を行っているが２通信ボ
ート２０よりデータが出力されないので、特定時間後火
の処理を行う。なお、特定時間はプログラムによって検
出しても良く、または図示しないタイマーからの割り込
みによって検出してもよい。
この特定時間後、ＭＰＵ−Ａｌ０はＩ１０デコーダ１３
を介して、まず、リセットフリップフロツブ１５をセッ
トする。このセットによってリセットフリップフロツブ
１５の出力はハイレベルとなり、 ＭＰ−Ｕ−Ｂ １７
とＮＭＩイネーブルフリップフロップ１６をリセットす
る。ＮＭＩイネーブルフリップフロップ１６のリセット
はりセント解除後に動作するＭＰＵ−Ｂ １７に割り込
みがかがらないようにするためのものである。そして次
にＩ１０デコーダ１３を介してリセットフリップフロツ
ブをリセットする。このリセットすなゎちＭＰＵ−、Ｂ
１７のリセットによってＭＰＵ−Ｂ１７は動作を開始
する。ＭＰＵ−Ｂ １７のりセント解除の後には、ＭＰ
Ｕ−８１７は一般的にはＲＡＭ１８． Ｉ１０デコーダ
２１等のイニシャルセットを行い、さらにＲＡＭ１８内
に設定されているＭＰＵ−Ｂ １７のワークエリア等を
クリアするのであるが１本発明の実施例においてはこれ
と異なる。まず、ＮＭＩフリップフロップ１４がセ。
を介して、まず、リセットフリップフロツブ１５をセッ
トする。このセットによってリセットフリップフロツブ
１５の出力はハイレベルとなり、 ＭＰ−Ｕ−Ｂ １７
とＮＭＩイネーブルフリップフロップ１６をリセットす
る。ＮＭＩイネーブルフリップフロップ１６のリセット
はりセント解除後に動作するＭＰＵ−Ｂ １７に割り込
みがかがらないようにするためのものである。そして次
にＩ１０デコーダ１３を介してリセットフリップフロツ
ブをリセットする。このリセットすなゎちＭＰＵ−、Ｂ
１７のリセットによってＭＰＵ−Ｂ１７は動作を開始
する。ＭＰＵ−Ｂ １７のりセント解除の後には、ＭＰ
Ｕ−８１７は一般的にはＲＡＭ１８． Ｉ１０デコーダ
２１等のイニシャルセットを行い、さらにＲＡＭ１８内
に設定されているＭＰＵ−Ｂ １７のワークエリア等を
クリアするのであるが１本発明の実施例においてはこれ
と異なる。まず、ＮＭＩフリップフロップ１４がセ。
トされているか否かの判断を行う。このときにはバッフ
ァ２２を介してＮＭＩフリップフロップＩ４の状態（七
ノド又はリセット）を検出する。
ァ２２を介してＮＭＩフリップフロップＩ４の状態（七
ノド又はリセット）を検出する。
なお、ＮＭＩイネーフ゛ルフリンブフロノブ１６はリセ
ットされているのでその出力はローレベルであり、その
結果としてＡＮＤ回路１８はオフとなり割り込みはかか
らない。
ットされているのでその出力はローレベルであり、その
結果としてＡＮＤ回路１８はオフとなり割り込みはかか
らない。
もし、ＮＭＩフリップフロップ１４がセントされている
時にはＭＰＵ−Ｂ １７はＲＡＭ１８の内容を通信ポー
ト２０に出力する。この時にはＲＡＭｌ８はイニシャル
セットされていないので、リセットされる前のデータが
残されている。
時にはＭＰＵ−Ｂ １７はＲＡＭ１８の内容を通信ポー
ト２０に出力する。この時にはＲＡＭｌ８はイニシャル
セットされていないので、リセットされる前のデータが
残されている。
すなわち１通信ボート２０を介してＲＡＭＩＩに格納さ
れたデータはりセント直前のＲＡＭ１８のデータが保た
れたデータである。そしてＭＰＵ−Ａ１０はハード障害
等で発生した誤動作等による誤データを検出することが
できる。
れたデータはりセント直前のＲＡＭ１８のデータが保た
れたデータである。そしてＭＰＵ−Ａ１０はハード障害
等で発生した誤動作等による誤データを検出することが
できる。
以上のような構成のメモリダンプ駆動回路の動作順序を
明確にするため、第３図のフローチャートを用いて説明
する まずハード障害等を検出した時、 ＩＶＩＰＵ−ＡｌＯ
によりＮＭＩフリッププロップ１４をセットし、ＭＰＵ
−Ｂ１７にダンプ指示をする（処理Ｓ１）・ＮＭＩイネ
ーブルフリップフロン１１６がセットされている時には
ＭＰＵ−Ｂ １７にＡＮＤ回路１８を介して割り込み信
号が加わり、ＭＰＵ−Ｂ１７はＲＡＭ１ Ｂ、ＲＯＭ１
９等ツメモリ情報を通信ボート２０を介してＭＰＵ−Ａ
ｌ０側に送り込み（Ｂ２）、ダンプを終了する。この時
ＭＰＵ−Ａｌ０はＭＰＵ−８１７からダンプされたメモ
リの内容を取り込む（Ｂ３）。
明確にするため、第３図のフローチャートを用いて説明
する まずハード障害等を検出した時、 ＩＶＩＰＵ−ＡｌＯ
によりＮＭＩフリッププロップ１４をセットし、ＭＰＵ
−Ｂ１７にダンプ指示をする（処理Ｓ１）・ＮＭＩイネ
ーブルフリップフロン１１６がセットされている時には
ＭＰＵ−Ｂ １７にＡＮＤ回路１８を介して割り込み信
号が加わり、ＭＰＵ−Ｂ１７はＲＡＭ１ Ｂ、ＲＯＭ１
９等ツメモリ情報を通信ボート２０を介してＭＰＵ−Ａ
ｌ０側に送り込み（Ｂ２）、ダンプを終了する。この時
ＭＰＵ−Ａｌ０はＭＰＵ−８１７からダンプされたメモ
リの内容を取り込む（Ｂ３）。
何らかのハード障害が生じてＮＭＩイネーブルフリップ
フロップ１６がリセットされた状態の時には割り込みが
かからないので２通信ポート２０を介してＭＰＵ−Ａｌ
０側にメモリ情報がダンプされないためＭＰＵ−Ａｌ
Ｏはタイマー等でダンプされないことを確認する。正禽
にダンプが終了したかどうかの確認（Ｂ４）がノー（Ｎ
）の時には、ＭＰＵ−Ａ１．０から ■１０デコーダ１
３を介して信号を発し、リセットフリップフロップ１５
をセントすることによりＮＭＩイネーブルフリップフロ
ップ１６をリセットしてＡＮＤ回路１８を介してＭＰＵ
−Ｂ １７のＮＭＩ入力にＮＭＩ信号が入力しないよう
にする（Ｂ５）。さらにＭＰＩＪ−Ｂ１７をリセットす
る（Ｂ５）。
フロップ１６がリセットされた状態の時には割り込みが
かからないので２通信ポート２０を介してＭＰＵ−Ａｌ
０側にメモリ情報がダンプされないためＭＰＵ−Ａｌ
Ｏはタイマー等でダンプされないことを確認する。正禽
にダンプが終了したかどうかの確認（Ｂ４）がノー（Ｎ
）の時には、ＭＰＵ−Ａ１．０から ■１０デコーダ１
３を介して信号を発し、リセットフリップフロップ１５
をセントすることによりＮＭＩイネーブルフリップフロ
ップ１６をリセットしてＡＮＤ回路１８を介してＭＰＵ
−Ｂ １７のＮＭＩ入力にＮＭＩ信号が入力しないよう
にする（Ｂ５）。さらにＭＰＩＪ−Ｂ１７をリセットす
る（Ｂ５）。
すなわち、この処理によりＮＭＩイネーブルフリップフ
ロップ１６をリセットしたことにより。
ロップ１６をリセットしたことにより。
ＡＮＤ回路１８を介してＮＭＩフリップフロップ１４か
らのＮＭＩ信号はＭＰＵ−８１７の入力端子と切り離さ
れることになる。またリセットフリップフロップ１５か
らのリセット信号によ・すＭＰＵ−’Ｂ１７もリセット
状態となる。
らのＮＭＩ信号はＭＰＵ−８１７の入力端子と切り離さ
れることになる。またリセットフリップフロップ１５か
らのリセット信号によ・すＭＰＵ−’Ｂ１７もリセット
状態となる。
次にＭＰＵ−Ａ １０によりＮＭＩフリップフロップ１
４を再度セントする（Ｂ６）。この時同時にＭＰＵ−Ａ
１０によりＩ１０デコーダ１３を介してリセットフリッ
プフロップ１５をリセットしくＳ７）でＭＰＵ−８１７
のりセントを解除する。
４を再度セントする（Ｂ６）。この時同時にＭＰＵ−Ａ
１０によりＩ１０デコーダ１３を介してリセットフリッ
プフロップ１５をリセットしくＳ７）でＭＰＵ−８１７
のりセントを解除する。
これによって、ＭＰＵ−８４７はりスタート処理を実行
する。Ｍ、ＰＵ”Ｂ１７のりスタートフローにおいてま
ずＮＭＩフラグがオンされているかをバッファ２２を介
して確認しくＢ８）、Ｂ８がノー（Ｎ）であれば、再度
初期設定を行いパワーオン処理を行う。この動作は一般
的なイニシャル動作処理である。確認Ｓ８がイエス（Ｙ
）であれば。
する。Ｍ、ＰＵ”Ｂ１７のりスタートフローにおいてま
ずＮＭＩフラグがオンされているかをバッファ２２を介
して確認しくＢ８）、Ｂ８がノー（Ｎ）であれば、再度
初期設定を行いパワーオン処理を行う。この動作は一般
的なイニシャル動作処理である。確認Ｓ８がイエス（Ｙ
）であれば。
ＭＰＵ−８１７はメモリ情報をＲＡＭ１８．ＲＯＭ１９
から通信ポート２０を介してＭＰＵ−Ａ１θ側に送り込
み（Ｂ９）、ＭＰＵ−Ａ １０はＭＰＵ−Ｂ １７側か
らのメモリ情報を取込み（Ｓ１０）ダンプを終了する。
から通信ポート２０を介してＭＰＵ−Ａ１θ側に送り込
み（Ｂ９）、ＭＰＵ−Ａ １０はＭＰＵ−Ｂ １７側か
らのメモリ情報を取込み（Ｓ１０）ダンプを終了する。
以上のように本発明はハード障害が生じた場合。
ＭＰＵ−Ａ １０がタイマ等を用いてこれを検出し。
ＭＰＵ−Ｂ １７の処理をリセットし再度ＮＭＩフラグ
をオンする信号を発すると同時にリセットを解除し、メ
モリチェックを行う前にＮＭＩフラグがオンされている
かどうか確認し、ＭＰＩＪ−Ｂ１７側にＮＭＩ信号を送
ることにより、ＭＰＵ−８１７側のＲＡＭ１８．ＲＯＭ
１９のメモリ情報をＭＰＵ−Ａ １０側に確実にダンプ
するものである。また本発明ではメモリとしてグイナミ
ノクＲＡＭを使用しているときはリセット中メモリが破
壊されないようリフレッシュを行う。
をオンする信号を発すると同時にリセットを解除し、メ
モリチェックを行う前にＮＭＩフラグがオンされている
かどうか確認し、ＭＰＩＪ−Ｂ１７側にＮＭＩ信号を送
ることにより、ＭＰＵ−８１７側のＲＡＭ１８．ＲＯＭ
１９のメモリ情報をＭＰＵ−Ａ １０側に確実にダンプ
するものである。また本発明ではメモリとしてグイナミ
ノクＲＡＭを使用しているときはリセット中メモリが破
壊されないようリフレッシュを行う。
また、ＭＰＵ−Ｂ１７内部の情報はリセ・ノドされるが
２周辺のダイレクトメモリアクセスコン１０−ラ（ＤＭ
ＡＣ）やその他レジスタ等の回路部はりセントされず情
報が残っているものとする。
２周辺のダイレクトメモリアクセスコン１０−ラ（ＤＭ
ＡＣ）やその他レジスタ等の回路部はりセントされず情
報が残っているものとする。
以上詳細に説明したように本発明によれば、一方のＭＰ
Ｕから他方のＭＰＵにメモリをダンプする際、一時のハ
ード障害が生した場合にもＮＭＩによるメモリダンプを
可能にすることができ、マルチプロセソザシステムを用
いた時の動作スピードを向上するとともにシステムの信
頼性を向上するものである。
Ｕから他方のＭＰＵにメモリをダンプする際、一時のハ
ード障害が生した場合にもＮＭＩによるメモリダンプを
可能にすることができ、マルチプロセソザシステムを用
いた時の動作スピードを向上するとともにシステムの信
頼性を向上するものである。
第１図は従来のメモリダンプ駆動回路図、第２図は本発
明によるメモリダンプ駆動回路図、第３図はフローチャ
ート図である。 １０・・・ＭＰＵ−Ａ、 １１．１８・・・ランダムア
クセスメモリ （ＲＡＭ）。 １２．１９・・・リードオンリメモリ （ＲＯＭ）。 １４・・・ノンマスカラブルインターラブド （ＮＭｌ
）フリップフロップ、 １５・ ・・リセットフリップ
フロップ、 １６・・・ＮＭＩイネーブルフリップフロ
ップ、 １７・・・ＭＰＵ−Ｂ、 ２０・・・通信ポー
ト。 ２２・・・バッファ。 特許 出願人 カシオ計算機株式会社 代理人弁理士 大 菅 義 之
明によるメモリダンプ駆動回路図、第３図はフローチャ
ート図である。 １０・・・ＭＰＵ−Ａ、 １１．１８・・・ランダムア
クセスメモリ （ＲＡＭ）。 １２．１９・・・リードオンリメモリ （ＲＯＭ）。 １４・・・ノンマスカラブルインターラブド （ＮＭｌ
）フリップフロップ、 １５・ ・・リセットフリップ
フロップ、 １６・・・ＮＭＩイネーブルフリップフロ
ップ、 １７・・・ＭＰＵ−Ｂ、 ２０・・・通信ポー
ト。 ２２・・・バッファ。 特許 出願人 カシオ計算機株式会社 代理人弁理士 大 菅 義 之
Claims (1)
- マルチプロセッサシステムにおいて、第１のプロセッサ
によって第２のプロセッサへの割り込みを禁止するとと
もに前記第２のプロセッサをリセットするりセント手段
と、前記第１のプロセッサからの割り込み要求を判別す
る判別手段と、前記第２のプロセッサから前記第１のプ
ロセッサにメモリの内容を転送する転送手段とを有し、
前記第１のプロセッサにより前記第２のプロセッサをリ
セットし、前記判別手段によって前記転送手段を駆動し
第２のプロセッサよりメモリの内容を前記第１のプロセ
ッサに転送することを特徴とするメモリダンプ駆動回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59045960A JPS60189563A (ja) | 1984-03-11 | 1984-03-11 | メモリダンプ駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59045960A JPS60189563A (ja) | 1984-03-11 | 1984-03-11 | メモリダンプ駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60189563A true JPS60189563A (ja) | 1985-09-27 |
Family
ID=12733819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59045960A Pending JPS60189563A (ja) | 1984-03-11 | 1984-03-11 | メモリダンプ駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60189563A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0196045U (ja) * | 1987-12-16 | 1989-06-26 | ||
| JPH02302845A (ja) * | 1989-05-18 | 1990-12-14 | Pfu Ltd | メモリダンプ機能を持つデータ処理システム |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58115561A (ja) * | 1981-12-29 | 1983-07-09 | Fujitsu Ltd | メモリダンプ方式 |
-
1984
- 1984-03-11 JP JP59045960A patent/JPS60189563A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58115561A (ja) * | 1981-12-29 | 1983-07-09 | Fujitsu Ltd | メモリダンプ方式 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0196045U (ja) * | 1987-12-16 | 1989-06-26 | ||
| JPH0524997Y2 (ja) * | 1987-12-16 | 1993-06-24 | ||
| JPH02302845A (ja) * | 1989-05-18 | 1990-12-14 | Pfu Ltd | メモリダンプ機能を持つデータ処理システム |
| JPH0551935B2 (ja) * | 1989-05-18 | 1993-08-04 | Pfu Ltd |
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