JPS62297945A - パリテイエラ−処理方式 - Google Patents
パリテイエラ−処理方式Info
- Publication number
- JPS62297945A JPS62297945A JP61140372A JP14037286A JPS62297945A JP S62297945 A JPS62297945 A JP S62297945A JP 61140372 A JP61140372 A JP 61140372A JP 14037286 A JP14037286 A JP 14037286A JP S62297945 A JPS62297945 A JP S62297945A
- Authority
- JP
- Japan
- Prior art keywords
- parity error
- signal
- parity
- flip
- flop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000002265 prevention Effects 0.000 claims description 11
- 238000001514 detection method Methods 0.000 claims description 7
- 238000003672 processing method Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 11
- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔概 要〕
パリティエラー処理方式であって、第１回目のパリティ
エラー処理中に発生した第２回目のパリティエラーを検
出することによりプログラムの暴走を防止しようとする
ものである。
エラー処理中に発生した第２回目のパリティエラーを検
出することによりプログラムの暴走を防止しようとする
ものである。
本発明は、パリティエラー用処理プログラムを起動中に
再度パリティエラーが検出された場合にＭＰＵを停止す
るようにしたパリティエラー処理方式に関する。
再度パリティエラーが検出された場合にＭＰＵを停止す
るようにしたパリティエラー処理方式に関する。
従来、パリティエラーの処理は、第４図に示すように、
ＭＰＵＩ’とパリティチェッカ２′とＦＦ３’とＲＯＭ
又はＲＡＭ４’に格納されたパリティエラー処理用プロ
グラムＰＥＰにより行われていた。即ち、パリティチェ
ッカ２′はＭＰＵ１′からのデータ中にパリティエラー
を検出すると（第５図（Ａ）の１＋）次段のＦＦ３’に
保持させ、（第５図（Ａ）のｔｚ）ＦＦ３’からＭＰＵ
１’にＮ Ｍ １割込信号を送出させることにより（第
５図（Ｂ）のｔ３） 、ＲＯＭ又はＲＡＭ４’のパリテ
ィエラー処理用プログラムＰＥＰを起動させていた。
ＭＰＵＩ’とパリティチェッカ２′とＦＦ３’とＲＯＭ
又はＲＡＭ４’に格納されたパリティエラー処理用プロ
グラムＰＥＰにより行われていた。即ち、パリティチェ
ッカ２′はＭＰＵ１′からのデータ中にパリティエラー
を検出すると（第５図（Ａ）の１＋）次段のＦＦ３’に
保持させ、（第５図（Ａ）のｔｚ）ＦＦ３’からＭＰＵ
１’にＮ Ｍ １割込信号を送出させることにより（第
５図（Ｂ）のｔ３） 、ＲＯＭ又はＲＡＭ４’のパリテ
ィエラー処理用プログラムＰＥＰを起動させていた。
第４図の従来技術においては、第１回目のパリティエラ
ーを処理中に、時刻ｔ４において第２回目のパリティエ
ラーが発生した場合（第５図（Ｂ）の矢印）、ＭＰＵＩ
’をホルトすることができず、プログラムが暴走すると
いう問題点があった。
ーを処理中に、時刻ｔ４において第２回目のパリティエ
ラーが発生した場合（第５図（Ｂ）の矢印）、ＭＰＵＩ
’をホルトすることができず、プログラムが暴走すると
いう問題点があった。
本発明の目的は、上記問題点を解決し第１回目のパリテ
ィエラー処理中に第２回目のパリティエラーが発生した
場合にそれを検知しプログラムの暴走を防止することに
ある。
ィエラー処理中に第２回目のパリティエラーが発生した
場合にそれを検知しプログラムの暴走を防止することに
ある。
そのための手段は、第１図に示すように、ＭＰＵ１、パ
リティチェッカ２、ＦＦ３、パリティエラー処理用プロ
グラム格納部４から成るパリティエラー処理方式におい
て、該ＦＦ３の後段にプログラム暴走防止回路５を設け
たものである。
リティチェッカ２、ＦＦ３、パリティエラー処理用プロ
グラム格納部４から成るパリティエラー処理方式におい
て、該ＦＦ３の後段にプログラム暴走防止回路５を設け
たものである。
上記のとおり、本発明によれば、Ｎ Ｍ Ｉ割込信号を
生成するＦＦ３の後段にプログラム暴走防止回路５を設
けた。
生成するＦＦ３の後段にプログラム暴走防止回路５を設
けた。
従って、パリティチェッカ２が第１回目のパリティを検
出してＦＦ３にそれを保持させＮ Ｍ Ｉ割込信号を送
出してパリティエラーを処理する間、再度パリティエラ
ーが発生しても、プログラム暴走防止回路５からのホル
ト信号）ＩＡＬＴによりＭＰＵ１をホルトさせることが
できる。
出してＦＦ３にそれを保持させＮ Ｍ Ｉ割込信号を送
出してパリティエラーを処理する間、再度パリティエラ
ーが発生しても、プログラム暴走防止回路５からのホル
ト信号）ＩＡＬＴによりＭＰＵ１をホルトさせることが
できる。
このため、プログラムの暴走を防止できるようになった
。
。
以下、本発明を、実施例により、添付図面を参照して、
説明する。
説明する。
第２図は、本発明の実施例を示す図である。
第２図の装置は、ＭＰＵ１、パリティチェ７カ２、フリ
ップフロップ３、パリティエラー処理用プログラム格納
部４及びプログラム暴走防止回路５から構成されている
。
ップフロップ３、パリティエラー処理用プログラム格納
部４及びプログラム暴走防止回路５から構成されている
。
ＭＰＵＩは、第１回目のパリティエラーによりその処理
用プログラムＰＥＰを起動させると共に第２回目のパリ
ティエラーにより停止する。
用プログラムＰＥＰを起動させると共に第２回目のパリ
ティエラーにより停止する。
パリティチェッカ２はパリティエラーを検出しそれをフ
リップフロップ３とプログラム暴走防止回路５に保持さ
せる。
リップフロップ３とプログラム暴走防止回路５に保持さ
せる。
フリップフロップ３は第１回目のパリティエラー検出信
号を保持しＮＭＩ割込信号をＭＰＵＩに送出する。パリ
ティエラー処理用プログラム格納部４はＲＯＭ又はＲＡ
Ｍから成り、パリティエラー処理用プログラムＰＥＰを
格納している。
号を保持しＮＭＩ割込信号をＭＰＵＩに送出する。パリ
ティエラー処理用プログラム格納部４はＲＯＭ又はＲＡ
Ｍから成り、パリティエラー処理用プログラムＰＥＰを
格納している。
プログラム暴走防止回路５はアンドゲート５１と第２回
目のパリティエラー検出信号を保持するフリップフロッ
プ５，２から成り、ボルト信号ＨＡＬＴをＭＰＵＩに送
出する。
目のパリティエラー検出信号を保持するフリップフロッ
プ５，２から成り、ボルト信号ＨＡＬＴをＭＰＵＩに送
出する。
以下、上記構成を有する第２図の実施例の動作を、第３
図に基いて、説明する。
図に基いて、説明する。
先ず、パリティチェッカ２は、ｔ、において、第１回目
のパリティエラーを検出するとく第３図（Ａ）） 、フ
リップフロップ３とゲート５１に対し、検出信号を送出
する。
のパリティエラーを検出するとく第３図（Ａ）） 、フ
リップフロップ３とゲート５１に対し、検出信号を送出
する。
フリップフロップ３は、ｔ２において、この検出信号を
保持し、ｔ３においてＭＰＵＩに対しＮ Ｍ Ｉ割込信
号を送出することにより（第３図（Ｂ））、パリティエ
ラー処理用プログラムＰＥＰを起動させる。
保持し、ｔ３においてＭＰＵＩに対しＮ Ｍ Ｉ割込信
号を送出することにより（第３図（Ｂ））、パリティエ
ラー処理用プログラムＰＥＰを起動させる。
このパリティエラー処理中に（第３図（Ｂ））、ｔ４に
おいて、再度パリティエラーが発生すると（第３図（Ｂ
）の矢印）、これを検出したパリティチェッカ２はゲー
ト５１に検出信号を送出する（第３図（Ａ））。ゲート
５１には、この検出信号（第３図（Ａ））とパリティ処
理中の信号（第３図（Ｂ））が共に入力されるので、フ
リソブフロッゾ５２に対し“Ｈ”信号が出力される（第
３図（Ｃ））。
おいて、再度パリティエラーが発生すると（第３図（Ｂ
）の矢印）、これを検出したパリティチェッカ２はゲー
ト５１に検出信号を送出する（第３図（Ａ））。ゲート
５１には、この検出信号（第３図（Ａ））とパリティ処
理中の信号（第３図（Ｂ））が共に入力されるので、フ
リソブフロッゾ５２に対し“Ｈ”信号が出力される（第
３図（Ｃ））。
これを保持したフリップフロップ５２は、ＭＰＵ１に対
しホルト信号ＨＡＬＴを出力する（第３図（Ｄ））。
しホルト信号ＨＡＬＴを出力する（第３図（Ｄ））。
これにより、ＭＰＵＩは停止し、プログラムの暴走は防
止される。
止される。
上記のとおり、本発明によれば、ＮＭＩ割込信号を生成
するＦＦ３の後段にプログラム暴走防止回路５を設けた
。
するＦＦ３の後段にプログラム暴走防止回路５を設けた
。
従って、パリティチェッカ２が第１回目のパリティを検
出してＦＦ３にそれを保持させＮＭＩ割込信号を送出し
てパリティエラーを処理する間、再度パリティエラーが
発生しても、プログラム暴走防止回路５からのホルト信
号ＨＡＬＴによりＭＰＵ１をホルトさせることができる
。
出してＦＦ３にそれを保持させＮＭＩ割込信号を送出し
てパリティエラーを処理する間、再度パリティエラーが
発生しても、プログラム暴走防止回路５からのホルト信
号ＨＡＬＴによりＭＰＵ１をホルトさせることができる
。
このため、プログラムの暴走を防止できるようになった
。
。
第１図は本発明の原理図、第２図は本発明の実施例を示
す図、第３図は本発明の動作説明図、第４図は従来技術
の構成図、第５図は従来技術の動作説明図である。 １・・・ＭＰｔＪ、 ２・・・パリティチェ
ッカ、３・・・フリップフロップ、 ４・・・パリティエラー処理用プログラム格納部、５・
・・プログラム暴走防止回路、 ５１・・・アンドゲート、 ５２・・・フリップフロ
ップ、ＰＥＰ・・・パリティエラー処理用プログラム、
ＮＭＩ・・・ＮＭＩ割込信号、 ＨＡＬＴ・・・Ｍ Ｐ Ｕホールド信号。 本発明の原理図 １・・・ＭＰＩＪ ２・・・ｔ？リティチェッカ ３・・・フリップフロップ ４・・・・クリティエラー処理用プログラム格納部５・
・・プログラム暴走防止回路 ＰＥＰ・・りぐリティエラー処理用プログラムＮＭＩ・
・・ＮＭＩ割込信号 ＨＡＬＴ・・・ＭＰＵホールド信号 本発明の動作説明図 第３図 従来技術の構成図 １′・・・ＭＰＵ ２′・・・ａ＜？Ｉ）ティチェッカ ３′・・・フリツプフロツプ ４′・・・パリティエラー処理用プログラム格納部ＰＥ
Ｐ・・・ハリティエラー処理用プログラムＮＭＩ・・・
ＮＭＴ割込信号 従来技術の動作説明図 第５図
す図、第３図は本発明の動作説明図、第４図は従来技術
の構成図、第５図は従来技術の動作説明図である。 １・・・ＭＰｔＪ、 ２・・・パリティチェ
ッカ、３・・・フリップフロップ、 ４・・・パリティエラー処理用プログラム格納部、５・
・・プログラム暴走防止回路、 ５１・・・アンドゲート、 ５２・・・フリップフロ
ップ、ＰＥＰ・・・パリティエラー処理用プログラム、
ＮＭＩ・・・ＮＭＩ割込信号、 ＨＡＬＴ・・・Ｍ Ｐ Ｕホールド信号。 本発明の原理図 １・・・ＭＰＩＪ ２・・・ｔ？リティチェッカ ３・・・フリップフロップ ４・・・・クリティエラー処理用プログラム格納部５・
・・プログラム暴走防止回路 ＰＥＰ・・りぐリティエラー処理用プログラムＮＭＩ・
・・ＮＭＩ割込信号 ＨＡＬＴ・・・ＭＰＵホールド信号 本発明の動作説明図 第３図 従来技術の構成図 １′・・・ＭＰＵ ２′・・・ａ＜？Ｉ）ティチェッカ ３′・・・フリツプフロツプ ４′・・・パリティエラー処理用プログラム格納部ＰＥ
Ｐ・・・ハリティエラー処理用プログラムＮＭＩ・・・
ＮＭＴ割込信号 従来技術の動作説明図 第５図
Claims (1)
- 【特許請求の範囲】 ＭＰＵ（１）とパリティエラー処理用プログラム格納部
（４）とパリティチェッカ（２）とフリップフロップ（
３）から成り、第１回目のパリティエラー検出信号を該
フリップフロップ（３）が保持し上記ＭＰＵ（１）に対
しＮＭＩ割込信号を送出するパリティエラー処理方式に
おいて、上記フリップフロップ（３）の後段にプログラ
ム暴走防止回路（５）を設け、 第１回目のパリティエラー処理中に第２回目以降のパリ
ティエラーが発生した場合に、上記プログラム暴走防止
回路（５）がパリティチェッカ（２）とフリップフロッ
プ（３）の出力を保持すると共に上記ＭＰＵ（１）に対
しホールド信号を送出することを特徴とするパリティエ
ラー処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61140372A JPH0814796B2 (ja) | 1986-06-18 | 1986-06-18 | パリティエラ−処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61140372A JPH0814796B2 (ja) | 1986-06-18 | 1986-06-18 | パリティエラ−処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62297945A true JPS62297945A (ja) | 1987-12-25 |
| JPH0814796B2 JPH0814796B2 (ja) | 1996-02-14 |
Family
ID=15267292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61140372A Expired - Fee Related JPH0814796B2 (ja) | 1986-06-18 | 1986-06-18 | パリティエラ−処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0814796B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57209559A (en) * | 1981-06-19 | 1982-12-22 | Hitachi Ltd | Decentralized processing system |
-
1986
- 1986-06-18 JP JP61140372A patent/JPH0814796B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57209559A (en) * | 1981-06-19 | 1982-12-22 | Hitachi Ltd | Decentralized processing system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0814796B2 (ja) | 1996-02-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS62297945A (ja) | パリテイエラ−処理方式 | |
| JPH0326861B2 (ja) | ||
| JPH06324721A (ja) | 接続ユニット脱落検知方法 | |
| JP2656325B2 (ja) | 入出力制御方式 | |
| JPH0588933A (ja) | デバツグ機能を有する並列処理システム | |
| JPS58115561A (ja) | メモリダンプ方式 | |
| JP3102381B2 (ja) | タスクデバッグ装置、タスクデバッグ方法及びその記録媒体 | |
| JP2571576B2 (ja) | マシンチェックホルト処理方式 | |
| JPS632922Y2 (ja) | ||
| WO1990013071A1 (en) | Programmable controller | |
| KR100404283B1 (ko) | 마이크로프로세서, 마이크로프로세서를 포함하는 시스템및 마이크로프로세서의 버스 사이클 제어 방법 | |
| JPH01290041A (ja) | 割込み制御回路 | |
| JPH01243132A (ja) | 障害処理方式 | |
| JPS63124156A (ja) | メモリエラ−検知方法 | |
| JPS63298458A (ja) | デ−タ転送回路 | |
| JPH01124035A (ja) | 出力データ制御装置 | |
| JPS6052456B2 (ja) | エラ−制御方式 | |
| JPH01226031A (ja) | 情報処理装置のパイプライン制御方式 | |
| JPS62279430A (ja) | 情報処理装置 | |
| JPH01305438A (ja) | ホストコンピュータ | |
| JPH01214940A (ja) | 割込み制御方法 | |
| JPH02310753A (ja) | マイクロプログラム制御装置 | |
| JPH04135252A (ja) | 障害処理システム | |
| JPS59116858A (ja) | マシンチエツク割込み処理方式 | |
| JPH04205439A (ja) | Ｊｏｂ実行環境チェック装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |