KR100404283B1 - 마이크로프로세서, 마이크로프로세서를 포함하는 시스템및 마이크로프로세서의 버스 사이클 제어 방법 - Google Patents

마이크로프로세서, 마이크로프로세서를 포함하는 시스템및 마이크로프로세서의 버스 사이클 제어 방법 Download PDF

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Abstract

마이크로프로세서가 버스 사이클을 발행하였지만, 상대측에서부터 READY 신호가 장시간 되돌아오지 않은 상황 하에 다른 처리 요구가 있는 경우, 현재 실행 중인 버스 사이클을 중단하고 다른 처리를 우선적으로 실행한다.
버스 재시도(BRTY) 신호를 출력하는 버스 재시도 출력부(40)를 포함하는 브릿지 칩(bridge chip)(12), 브릿지 칩(12)으로부터 입력되는 버스 재시도 신호의 유무를 판정하는 버스 재시도 판정부(30), 상기 버스 재시도 판정부(30)가 버스 재시도 신호의 입력을 검출하면 실행 중인 버스 사이클을 일단 중단시킨 후 재실행시키는 버스 사이클 제어부(38), 상기 버스 사이클의 중단 시에 다른 처리 요구의 유무를 판정하는 인터럽트 판정부(32), 및 상기 인터럽트 판정부(32)가 다른 처리 요구를 검출하면 상기 버스 사이클을 재실행하기 전 다른 처리를 실행시키는 인터럽트 제어부(38)를 포함하는 마이크로프로세서(MPU; 10)를 이용한다.

Description

마이크로프로세서, 마이크로프로세서를 포함하는 시스템 및 마이크로프로세서의 버스 사이클 제어 방법{MICROPROCESSOR, SYSTEM INCLUDING MICROPROCESSOR AND METHOD OF CONTROLLING BUS CYCLE OF MICROPROCESSOR}
본 발명은 마이크로프로세서, 마이크로프로세서를 포함하는 시스템 및 마이크로프로세서의 버스 사이클 제어 방법에 관한 것으로, 보다 상세하게는 마이크로프로세서가 버스 사이클을 실행하고 있는 상태에서 다른 처리 요구가 발생한 경우 버스 사이클 및 요구된 다른 처리의 제어에 관한 것이다.
마이크로프로세서를 포함하는 시스템의 일례를 도 7에 도시한다. 도 7은 퍼스널 컴퓨터를 예로 든 MPU(마이크로프로세서 유닛; 80)와 다른 디바이스(84, 86, 88)와의 접속 형태의 일례를 도시한 블럭도이다. MPU(80)는 로컬 버스를 통해 브릿지 칩(82)에 접속되어 있다. 로컬 버스는 도 8에 도시한 MPU(80) 내부의 BIU(버스 인터페이스 유닛; 90)에 접속되어 있다. 브릿지 칩(82)은 MPU(80)가 접속되는버스와 다른 디바이스(84, 86, 88)가 접속되는 버스의 상호 변환을 행한다. 브릿지 칩(82)은 AGP(Accelerated graphics port) 버스를 통하여 비디오 칩(84)과 접속되어 있다. 비디오 칩(84)은 화상 처리를 행하는 디바이스이다. 또한 메모리 버스를 통하여 메모리(기억 소자; 88)가 접속되어 있다. 또한 PCI(Peripheral component interconnect) 버스를 통하여 오디오 칩(86)이 접속되어 있다. 오디오 칩(86)은 음성 처리를 행하는 디바이스이다.
다음에, 비디오 칩(84)에서의 버스 사이클 실행 중에 오디오 칩(86)으로부터 다른 처리 요구 (이하, 인터럽트 요구라고도 함)가 발생한 경우를 예로 들어, 버스 사이클 및 인터럽트의 처리를 설명한다. 도 8은 이 때의 신호들 (버스 사이클, READY 신호, 인터럽트 신호, 인터럽트 처리의 버스 사이클)의 흐름을 도시한 도면이며, 도 9는 이 때의 버스 사이클 및 인터럽트의 처리의 흐름을 도시한 플로우챠트이고, 도 10은 이 때의 신호들 (버스 사이클, READY 신호, 인터럽트 신호) 및 인터럽트 처리의 동작 상태를 도시한 타이밍도이다. 여기서, READY 신호는 버스 사이클을 수취한 측이 요구된 명령을 이해하거나 혹은 요구된 처리를 완료하고, MPU로 버스 사이클을 종료해도 좋다는 것을 알리는 신호이다. 이 때문에, READY 신호가 되돌아오면, MPU는 다음 처리를 요구하는 버스 사이클을 발생시킨다. 또한, 비디오(84)의 처리보다 오디오(86)의 처리쪽이 우선 순위가 높은 것으로 한다.
우선, MPU(80)는 비디오 칩(84)으로 버스 사이클을 발생한다(S102). 여기서, 비디오 칩(84)의 화상 처리에 장시간이 소요된다. 그렇게 하면, MPU(80)는 비디오 칩(84)으로부터 READY 신호가 되돌아오기까지 이 버스 사이클을 계속 실행한다(S104). 이 때, 로컬 버스는 비디오 칩(84)의 처리에 의해 점유되어 있다. 그 때문에, 도 10에 도시된 바와 같이, 비디오 칩(84)에서의 버스 사이클을 실행하는 동안 오디오 칩(86)으로부터 인터럽트 요구를 받은 경우 MPU(80)는 오디오(86)로의 처리를 행할 수 없다. 그리고, 비디오 칩(84)이 실행 가능 상태가 되어 READY 신호가 되돌아오면, 비디오 칩(84)에서의 버스 사이클은 완료되며(S106) 로컬 버스는 개방된다. 그 후, 오디오 칩(86)으로부터 인터럽트 요구가 발생하고 있기 때문에(S112), 오디오 칩(86)에서의 버스 사이클을 발생하여 인터럽트를 처리할 수 있다(S114).
이와 같이 화상 처리에 장시간이 소요되는 경우, 오디오 칩(86)으로부터의 처리 요구는 비디오 칩(84)으로부터 READY 신호가 되돌아오기까지 대기하게 된다. 그리고 이러한 지연에 의해, 소리를 내야 할 타이밍에 오디오(86)의 처리가 소리를 내지 못하여 리듬이 어긋나거나 소리가 도중에서 끊기는 등의 문제점이 생긴다. 즉, 종래의 마이크로프로세서(80)에서는 READY 신호를 기다리고 있는 상태에서 긴급도가 높은 다른 처리 요구를 수취한 경우에도 실행 중인 버스 사이클이 완료하기까지 그 처리는 기다리게 된다.
이와 같이, 버스 사이클을 전송하는 상대측의 처리 시간이 길게 걸리고 READY 신호가 장시간 되돌아오지 않을 경우의 처리 방법으로서, 강제 종료하는 방법이나 목적 처리를 조금씩 수행하는 방법 등이 이용되고 있다. 강제 종료 방법은 하드웨어에 의한 타이머를 이용하여 일정 시간 기다려도 READY 신호가 되돌아오지 않을 경우 강제 종료하고, 버스 타임 아웃 에러를 마이크로프로세서로 전송하여 시스템 프로그램에 의해 에러 처리를 행한다. 그러나 이 방법에서는 실행 중의 처리를 정지시켜야 할 필요가 있고, 게다가 에러 처리를 위한 소프트웨어의 부담이 크다. 또한, 목적 처리를 조금씩 수행하는 방법은 소프트웨어 처리에 의해, 대기 시간이 긴 하드웨어로의 액세스를 단숨에 행하지 않고, READY 상태인지의 여부를 확인하면서 조금씩 처리한다. 그러나 이 방법도 소프트웨어의 부담이 크며 게다가 원하는 처리를 조금씩 수행하기 때문에 실행 속도가 저하하게 된다.
본 발명의 목적은 마이크로프로세서가 버스 사이클을 발행하였지만 READY 신호가 장시간 되돌아오지 않는 상황 하에서 다른 처리 요구가 있던 경우에 실행 중인 버스 사이클을 중단하고 다른 처리를 먼저 실행시키는 것이다.
본 발명의 마이크로프로세서는 외부로부터 입력되는 버스 재시도 신호의 유무를 판정하는 버스 재시도 판정부, 및 상기 버스 재시도 판정부가 버스 재시도 신호의 입력을 검출하면 실행 중인 버스 사이클을 일단 중단시킨 후에 재실행시키는 버스 사이클 제어부를 포함하는 것을 특징으로 한다.
또한, 본 발명의 마이크로프로세서를 포함하는 시스템은 버스 재시도 신호를 출력하는 버스 재시도 출력 장치, 상기 버스 재시도 출력 장치로부터 입력되는 버스 재시도 신호의 유무를 판정하는 버스 재시도 판정부, 및 이 버스 재시도 판정부가 버스 재시도 신호의 입력을 검출하면 실행 중의 버스 사이클을 일단 중단시킨 후에 재실행시키는 버스 사이클 제어부를 포함하는 마이크로프로세서를 포함하는 것을 특징으로 한다.
또한, 본 발명의 마이크로프로세서의 버스 사이클 제어 방법은, 마이크로프로세서로 버스 재시도 신호를 출력하는 버스 재시도 출력 단계, 및 버스 재시도 신호가 마이크로프로세서에 입력되면 마이크로프로세서가 실행 중인 버스 사이클을 일단 중단시킨 후에 재실행시키는 재실행 단계를 포함하는 것을 특징으로 한다.
도 1은 본 발명에 따른 마이크로프로세서(MPU)를 포함하는 시스템의 버스 사이클 및 인터럽트의 처리에 관계하는 신호의 흐름을 나타내는 블럭도.
도 2는 도 1에 도시하는 마이크로프로세서의 BIU의 본 발명에 따른 부분의 구성 개요를 나타내는 블럭도.
도 3은 도 1에 도시하는 마이크로프로세서를 포함하는 시스템의 브릿지 칩의 본 발명에 따른 부분의 구성 개요를 나타내는 블럭도.
도 4는 도 3에 도시하는 브릿지 칩의 버스 사이클 계속 발생부에 의한 버스 사이클의 흐름을 나타내는 블럭도.
도 5는 도 1에 도시하는 마이크로프로세서를 포함하는 시스템의 버스 사이클 및 인터럽트의 처리의 흐름의 일례를 나타내는 플로우챠트.
도 6은 도 1에 도시하는 마이크로프로세서를 포함하는 시스템의 버스 사이클 및 인터럽트의 처리에 관계하는 신호와 인터럽트 처리의 상태를 나타내는 타이밍도.
도 7은 종래의 마이크로프로세서(MPU)와 다른 디바이스와의 접속 형태의 일례를 나타내는 블럭도.
도 8은 도 7에 도시하는 마이크로프로세서를 포함하는 시스템의 버스 사이클 및 인터럽트의 처리에 관계하는 신호의 흐름을 나타내는 블럭도.
도 9는 도 8에 도시하는 마이크로프로세서를 포함하는 시스템의 버스 사이클 및 인터럽트의 처리의 흐름의 일례를 나타내는 플로우챠트.
도 10은 도 8에 도시하는 마이크로프로세서를 포함하는 시스템의 버스 사이클 및 인터럽트의 처리에 관계하는 신호와 인터럽트 처리의 상태를 나타내는 타이밍도.
<도면의 주요 부분에 대한 부호의 설명>
10 : MPU(마이크로프로세서 유닛)
12 : 브릿지 칩
20 : BIU(버스 인터페이스 유닛)
30 : BRTY 판정부
32 : 인터럽트 판정부
34 : READY 판정부
36 : 버스 사이클 발생부
38 : 제어부(버스 사이클 제어부, 인터럽트 제어부)
40 : BRTY 출력부
42 : 버스 사이클 계속 발생부
44 : 인터럽트 감시부
46 : 우선 순위 판정부
48 : 제어부(버스 재시도 제어부)
80 : 종래의 마이크로프로세서
82 : 종래의 브릿지 칩
84 : 비디오 칩
86 : 오디오 칩
88 : 메모리
90 : 종래의 BIU
다음에, 본 발명에 따른 마이크로프로세서를 포함하는 시스템 및 버스 사이클 제어 방법의 실시 형태에 대하여, 도면에 기초하여 자세하게 설명한다. 본 실시 형태에서는 도 7과 동일한 퍼스널 컴퓨터를 예로 들어 설명한다. 도 1은 본 발명에 따른 마이크로프로세서를 포함하는 시스템이며, 브릿지 칩(12)으로부터 출력되는 BRTY (버스 재시도) 신호가 MPU (마이크로프로세서 유닛; 10)로 입력된다. 즉, 로컬 버스에 BRTY 신호선이 추가되어 있다.
도 2는 MPU(10) 내부의 BIU (버스 인터페이스 유닛; 20)의 본 발명에 따른 부분의 구성의 개요를 도시한 블럭도이며, MPU(10) 외부로부터 입력되는 BRTY 신호의 유무를 판정하는 BRTY 판정부(30)가 포함되어 있다. 또한, 인터럽트 신호의 유무를 판정하는 인터럽트 판정부(32), READY 신호의 유무를 판정하는 READY 판정부(34), 및 버스 사이클을 발생시키는 버스 사이클 발생부(36)를 포함한다. 이들 BRTY 판정부(30), 인터럽트 판정부(32), READY 판정부(34) 및 버스 사이클 발생부(36)는 제어부(38)에 접속되어 있다. 또한, 버스 사이클 발생부(36), READY 판정부(34) 및 인터럽트 판정부(32)는 종래와 동일한 것들을 이용할 수 있다.
BRTY 판정부(30), 인터럽트 판정부(32), READY 판정부(34) 및 버스 사이클발생부(36)는 제어부(38)에 의해 제어되며, BRTY 신호가 입력되면 현재 실행하고 있는 버스 사이클을 일단 중단시킨다. 또한, 이 버스 사이클의 중단 시에 인터럽트 신호의 유무를 조사한다. 인터럽트 요구가 검출되면, 이 인터럽트의 처리를 버스 사이클의 재실행보다도 먼저 수행한다. 인터럽트 요구가 없어지면 중단하고 있던 버스 사이클을 재실행시킨다.
도 3은 브릿지 칩(12)의 본 발명에 따른 부분의 구성의 개요를 도시한 블럭도이며, BRTY 신호를 출력하는 BRTY 출력부(40)를 포함한다. 또한, 인터럽트 요구의 유무를 감시하는 인터럽트 감시부(44)와, 인터럽트와 실행 중인 버스 사이클과의 우선 순위를 비교하는 우선 순위 판정부(46)를 포함한다. 또한, 도시되지 않았지만, 인터럽트와의 우선 순위를 비교하는 현재 실행 중인 버스 사이클을 감시하는 버스 사이클 감시부도 포함한다. BRTY 출력부(40), 인터럽트 감시부(44) 및 우선 순위 판정부(46)는 제어부(48)에 의해 제어되며, 인터럽트 요구가 발생하면 이 인터럽트 요구와 실행 중인 버스 사이클의 우선 순위를 비교하여 인터럽트 요구쪽이 우선 순위가 높으면 BRTY 신호를 출력시킨다.
다음에, 이러한 MPU (마이크로프로세서 유닛; 10)의 버스 사이클 및 인터럽트의 처리에 대하여 설명한다. 본 실시 형태에서는, 비디오 칩(84)으로 버스 사이클을 발생하여 READY 신호가 되돌아오는 것을 대기하는 상태에서, 우선 순위가 보다 높은 오디오 칩(86)으로부터의 인터럽트 요구가 발생한 경우를 예로 들어 설명한다. 도 5는 이 때의 버스 사이클 및 인터럽트의 처리의 흐름을 도시한 플로우챠트이며, 도 6은 이 때의 신호들 (인터럽트 신호, 버스 사이클, READY 신호, BRTY 신호)과 인터럽트 처리의 상태를 도시한 타이밍도이다.
우선, 비디오 칩(84)으로 버스 사이클을 발생한다(S102). 비디오 칩(84)으로부터 READY 신호가 되돌아오지 않고 또한 BRTY 신호도 입력되어 있지 않은 상태에서는, MPU(10)가 READY 신호가 되돌아오는 것을 계속하여 기다린다(S104, S122). 이 때, 로컬 버스는 비디오(84)의 처리에 점유되어 있다.
이 상태에서 오디오 칩(86)으로부터 인터럽트 요구가 있으면 브릿지 칩(12)에서는 이 오디오(86)로부터의 인터럽트와 비디오(84)에서의 버스 사이클의 우선 순위를 비교한다. 본 실시 형태의 설정에서는 오디오(86)로부터의 인터럽트쪽이 우선 순위가 높기 때문에 브릿지 칩(12)은 BRTY 신호를 출력한다.
BRTY 신호가 입력되면 MPU(10)는 실행 중인 버스 사이클을 중단한다(S124). 이에 따라, 로컬 버스는 개방된다. 버스 사이클을 중단한 후, MPU(10)는 인터럽트 요구의 유무를 조사한다(S112). 인터럽트 요구가 검출되면 인터럽트 처리를 버스 사이클의 재실행보다도 먼저 행한다(S114). 본 실시 형태에서는 오디오 칩(86)으로부터 인터럽트 요구가 발생하고 있기 때문에 오디오(86)의 처리를 먼저 행한다. 인터럽트 처리가 완료하면, 중단하고 있던 비디오(84)에서의 버스 사이클을 재실행한다(S102). 그 후, READY 신호가 비디오 칩(84)으로부터 되돌아오면 버스 사이클은 완료된다(S106).
이와 같이, 본 발명의 MPU(10)는 비디오(84)로부터의 READY 신호를 기다리고 있는 상태에서 오디오(86)로부터 긴급도가 높은 인터럽트 요구가 발생한 경우에도, 비디오(84)에서의 버스 사이클을 일단 중단시켜, 오디오(86)에서의 인터럽트 처리를 우선적으로 행할 수 있다. 따라서, 비디오(84)의 처리 시간의 영향에 의해 음성 처리가 지연되지 않으며 종래의 음이 끊기거나 리듬의 어긋남 등을 방지할 수 있다. 더구나, 이들의 처리는 하드웨어만으로 실행하고 있으므로 고속으로 또한 확실하게 처리할 수가 있다.
여기서, 도 3에 도시한 바와 같이, 브릿지 칩(12)은 MPU(10)가 오디오(86)의 인터럽트 처리를 행하고 있는 동안에도 비디오 칩(84)으로 버스 사이클을 계속 발생하는 버스 사이클 계속 발생부(42)를 포함한다. 따라서, 도 4a에 도시된 비디오 칩(84)에서의 버스 사이클이 중단되어, MPU(10)가 도 4b에 도시된 오디오 칩(86)에서의 버스 사이클을 발생시킨 경우에도 버스 사이클 계속 발생부(42)에 의해 비디오 칩(84)에서의 버스 사이클은 계속된다. 이러한 버스 사이클 계속 발생부(42)를 이용함으로써 도 4a에 도시된 종래와 동일한 버스 사이클을 비디오 칩(84)으로 계속 발생할 수 있으므로 비디오 칩의 변경 등을 방지할 수 있다.
이와 같이, 마이크로프로세서에 외부에서부터 BRTY 신호가 입력되면 버스 사이클을 일단 중단한 후에 재실행시키는 기능을 갖게 함으로써 실행 중인 버스 사이클을 도중에서 중단하여 다른 처리를 먼저 수행할 수 있다. 또한, 실행 중인 버스 사이클보다도 우선 순위가 높은 처리 요구가 발생된 경우에 BRTY 신호를 출력시킴으로써, 실행 중인 버스 사이클을 중단하여 우선 순위가 높은 처리를 먼저 실행할 수 있게 된다.
이상, 본 발명의 일실시 형태에 대하여 설명하였지만 본 발명에 따른 마이크로프로세서 및 마이크로프로세서의 버스 사이클 제어 방법은 다른 실시 형태에 의해서도 실시가능하다. 예를 들면, 본 발명의 마이크로프로세서 및 마이크로프로세서의 버스 사이클 제어 방법은 퍼스널 컴퓨터에 한정되지는 않으며, 마이크로프로세서를 포함하는 임의의 시스템에 이용할 수 있다. 또한, 본 발명의 마이크로프로세서 및 마이크로프로세서의 버스 사이클 제어 방법은 실행 중 버스 사이클을 BRTY 신호로 중단하여 다른 처리를 행한 후 버스 사이클을 재실행하기 때문에, 예를 들어 상술한 오디오 처리 대신에 마우스나 키보드로부터의 입력 처리를 먼저 행할 수도 있다.
또한, BRTY 신호는 브릿지 칩에 한정되지 않으며 마이크로프로세서 외부의 임의의 장치로부터 보낼 수 있다. 다만, 실행 중인 버스 사이클과 인터럽트 요구를 비교하여, 실행 중인 버스 사이클을 중단할 필요가 있는지 혹은 중단해도 되는지를 판단할 필요가 있기 때문에 마이크로프로세서의 버스를 감시할 수 있는 장치를 이용한다.
이상, 본 발명에 따른 마이크로프로세서 및 마이크로프로세서의 버스 사이클 제어 방법의 실시예에 대하여 도면에 기초하여 여러가지 설명하였지만, 본 발명은 도시한 마이크로프로세서 및 마이크로프로세서의 버스 사이클 제어 방법에 한정되지는 않는다. 예를 들면, 전원이 들어가 있지 않은 기기로 액세스한 경우의 인터럽트 처리를 행할 수 있다. 본 발명을 이용하면, 전원이 들어오지 않아 READY 신호가 되돌아오지 않은 경우, 다른 처리를 수행하거나 또는 전원을 온시키는 인터럽트를 발생시킬 수 있다. 또한, CS (통신 위성) 방송 수신 장치의 데이터 판독 요구의 제어에 이용할 수 있다. CS 방송에서는 데이터가 일방향으로 전송되기 때문에 데이터 인출 실패 등의 치명적인 에러가 생긴다. 그러나, 본 발명을 이용하면, 데이터의 판독 요구를 최우선으로 실행시킬 수 있다. 또한, 본 발명은 그 기술 취지를 일탈하지 않는 범위에서 당업자의 지식에 기초하여 다양한 개량, 수정 및 변형된 형태로 실시가능하다.

Claims (9)

  1. 마이크로프로세서에 있어서,
    버스 재시도 신호가 외부로부터 입력되는지의 여부를 판정하기 위한 버스 재시도 검출부;
    상기 버스 재시도 검출부에 의해 검출된 상기 버스 재시도 신호에 응답하여 현재 실행 중인 버스 사이클을 중단시키고, 상기 중단된 버스 사이클을 재시작시키기 위한 버스 사이클 제어부;
    상기 버스 사이클이 중단되어 있는 동안에 다른 처리 요구가 있는지의 여부를 결정하기 위한 인터럽트 검출부; 및
    상기 중단된 버스 사이클을 재시작하기 전에 상기 인터럽트 검출부가 검출한 상기 처리 요구가 요구하는 처리를 실행시키기 위한 인터럽트 제어부
    를 포함하는 마이크로프로세서.
  2. 삭제
  3. 시스템에 있어서,
    버스 재시도 신호를 출력하기 위한 버스 재시도 출력 장치; 및
    상기 버스 재시도 출력 장치로부터 버스 재시도 신호가 입력되는지의 여부를 결정하기 위한 버스 재시도 검출부, 상기 버스 재시도 검출부에 의해 검출된 상기 버스 재시도 신호에 응답하여 현재 실행 중인 버스 사이클을 중단시키고 상기 중단된 버스 사이클을 재시작시키기 위한 버스 사이클 제어부, 상기 버스 사이클이 중단되어 있는 동안에 다른 처리 요구가 있는지의 여부를 결정하기 위한 인터럽트 검출부, 및 상기 중단된 버스 사이클을 재시작하기 전에 상기 인터럽트 검출부가 검출한 상기 처리 요구가 처리하는 처리를 실행시키기 위한 인터럽트 제어부를 포함하는 마이크로프로세서
    를 포함하는 시스템.
  4. 삭제
  5. 제3항에 있어서, 상기 버스 재시도 출력 장치는,
    버스 재시도 신호를 출력하기 위한 버스 재시도 출력부;
    상기 마이크로프로세서로 보내 온 다른 처리 요구를 감시하기 위한 인터럽트 감시부; 및
    상기 인터럽트 감시부에 의해 검출된 상기 처리 요구에 응답하여, 상기 버스 재시도 출력부로 상기 버스 재시도 신호를 출력시키기 위한 버스 재시도 제어부
    를 포함하는 시스템.
  6. 제5항에 있어서, 상기 버스 재시도 출력 장치는
    상기 마이크로프로세서로 보내 온 상기 처리 요구의 우선 순위와 상기 현재 실행 중인 버스 사이클의 우선 순위를 비교하기 위한 우선 순위 판정부; 및
    상기 처리 요구가 상기 현재 실행 중인 버스 사이클보다 우선 순위가 높다고 상기 우선 순위 판정부가 결정한 경우에, 상기 버스 재시도 신호를 출력시키는 버스 재시도 제어부
    를 더 포함하는 시스템.
  7. 버스 사이클을 제어하는 방법에 있어서,
    버스 재시도 신호를 마이크로프로세서에 출력하는 버스 재시도 출력 단계;
    상기 마이크로프로세서로 입력되는 상기 버스 재시도 신호의 입력에 응답하여, 상기 마이크로프로세서에 의해 현재 실행 중인 버스 사이클을 중단시키고, 그리고 나서 상기 중단된 버스 사이클을 재시작시키는 재시작 단계; 및
    상기 버스 사이클이 중단되어 있는 동안에 상기 마이크로프로세서로 보내 온 다른 처리 요구에 의해 요구된 처리를 실행시키는 인터럽트 제어 단계
    를 포함하는 버스 사이클 제어 방법.
  8. 삭제
  9. 제7항에 있어서, 상기 버스 재시도 출력 단계는,
    상기 마이크로프로세서로 보내 온 상기 처리 요구의 우선 순위와 상기 현재 실행 중인 버스 사이클의 우선 순위를 비교하여, 상기 처리 요구가 우선 순위가 높은 경우에 상기 버스 재시도 신호를 출력하는 단계를 포함하는 버스 사이클 제어 방법.
KR10-2000-0010318A 1999-03-09 2000-03-02 마이크로프로세서, 마이크로프로세서를 포함하는 시스템및 마이크로프로세서의 버스 사이클 제어 방법 KR100404283B1 (ko)

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