JPH02128242A - バス制御回路 - Google Patents
バス制御回路Info
- Publication number
- JPH02128242A JPH02128242A JP63283321A JP28332188A JPH02128242A JP H02128242 A JPH02128242 A JP H02128242A JP 63283321 A JP63283321 A JP 63283321A JP 28332188 A JP28332188 A JP 28332188A JP H02128242 A JPH02128242 A JP H02128242A
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- signals
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- 238000001514 detection method Methods 0.000 claims abstract description 8
- 230000010365 information processing Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000002950 deficient Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロプログラムにより制御される情報処理
装置の中央処理装置内に存在するバスの制御に関する。
装置の中央処理装置内に存在するバスの制御に関する。
マイクロプログラムにより制御される中央処理装置（以
下、ＣＰＵと称す）は、演算実行ユニット（以下、ＥＸ
Ｕと称す）、命令あるいはデータのブリフェッチユニッ
ト（以下、ＰＦＵと称す）、キャッシュユニット及びメ
インメモリとＩ１０プロセッサ等とのデータ転送制御を
行なうシステムバスインタフェースユニット等により構
成され、各ユニット間でのデータ転送はマイクロ命令に
従ってバスを介して行なわれる。
下、ＣＰＵと称す）は、演算実行ユニット（以下、ＥＸ
Ｕと称す）、命令あるいはデータのブリフェッチユニッ
ト（以下、ＰＦＵと称す）、キャッシュユニット及びメ
インメモリとＩ１０プロセッサ等とのデータ転送制御を
行なうシステムバスインタフェースユニット等により構
成され、各ユニット間でのデータ転送はマイクロ命令に
従ってバスを介して行なわれる。
従来、この種のバス制御は全てマイクロ命令に従って行
なわれるが、ＣＰＵの性能を向上させるためのパイプラ
イン制御の採用や、クロックサイクルの高速化等の結果
、ユニット間の遅延問題等により全てのユニットを１ク
ロツクサイクル中に動作させることが困難となってきて
いる。そこで、各ユニット間で、マイクロ命令から作成
した各種コマンドの送受に１タロツク必要とし、コマン
ドに対する実行結果の送受を次のクロックで行なう方式
等を採用し、２クロックサイクル以上かけてデータの転
送を行なっている。
なわれるが、ＣＰＵの性能を向上させるためのパイプラ
イン制御の採用や、クロックサイクルの高速化等の結果
、ユニット間の遅延問題等により全てのユニットを１ク
ロツクサイクル中に動作させることが困難となってきて
いる。そこで、各ユニット間で、マイクロ命令から作成
した各種コマンドの送受に１タロツク必要とし、コマン
ドに対する実行結果の送受を次のクロックで行なう方式
等を採用し、２クロックサイクル以上かけてデータの転
送を行なっている。
従って、データの要求（例えば、メモリリード命令）と
データのロード（例えば、レジスタへのセット命令）の
マイクロ命令が別クロックサイクルにコーディングされ
る。このため、データの要求とロードのマイクロ命令の
前後の関係については、シミュレーション、更には、人
手によりチエツクしているが、同一クロックにコーディ
ングする場合に比べると、全ての条件についてチエツク
するのは非常に難しい。
データのロード（例えば、レジスタへのセット命令）の
マイクロ命令が別クロックサイクルにコーディングされ
る。このため、データの要求とロードのマイクロ命令の
前後の関係については、シミュレーション、更には、人
手によりチエツクしているが、同一クロックにコーディ
ングする場合に比べると、全ての条件についてチエツク
するのは非常に難しい。
そこで、ハードウェア的に複数のユニットが同時にバス
をドライブするのを防ぐために、各ユニット間に優先順
位を設けて複数のユニットが同時にドライブする条件が
発生しても、１つのユニットのみがドライブする櫟な構
成とし、必要ならばエラー信号を発生してマイクロプロ
グラムに割込ませる。
をドライブするのを防ぐために、各ユニット間に優先順
位を設けて複数のユニットが同時にドライブする条件が
発生しても、１つのユニットのみがドライブする櫟な構
成とし、必要ならばエラー信号を発生してマイクロプロ
グラムに割込ませる。
上述した従来のバス制御は、全てのマイクロ命令に従っ
て行なわれるが、データの要求とロードのマイクロ命令
の関係について同一クロックサイクル、あるいは、別ク
ロックサイクルにコーディングされているかを事前にチ
エツクし、更にハードウェア的に複数のユニットが同時
にバスをドライブしない様な制御回路を設け、必要であ
れば、同時に複数のユニットがバスをドライブする条件
が発生したらエラーとする検出回路を設けであるが、バ
スドライブユニットとバスロードユニットの関係が０：
０（バス転送なし）、１：１あるいは１：ｎ以外ならエ
ラーとする（例えば、０：１゜２：１等）検出回路とな
っていないため、外部からのマイクロプログラムへの割
込み、あるいは、ＣＰＵの実行抑止が発生した場合、元
のマイクロプログラムシーケンスへ戻るための制御回路
の設計ミス、あるいは、データの要求とロードのマイク
ロ命令の関係についてのチエツクもれ、更にはＩＣの不
良等によって発生した障害解析時におけるバス転送動作
の正当性を確認するのに、かなりの時間がかかってしま
うという欠点がある。
て行なわれるが、データの要求とロードのマイクロ命令
の関係について同一クロックサイクル、あるいは、別ク
ロックサイクルにコーディングされているかを事前にチ
エツクし、更にハードウェア的に複数のユニットが同時
にバスをドライブしない様な制御回路を設け、必要であ
れば、同時に複数のユニットがバスをドライブする条件
が発生したらエラーとする検出回路を設けであるが、バ
スドライブユニットとバスロードユニットの関係が０：
０（バス転送なし）、１：１あるいは１：ｎ以外ならエ
ラーとする（例えば、０：１゜２：１等）検出回路とな
っていないため、外部からのマイクロプログラムへの割
込み、あるいは、ＣＰＵの実行抑止が発生した場合、元
のマイクロプログラムシーケンスへ戻るための制御回路
の設計ミス、あるいは、データの要求とロードのマイク
ロ命令の関係についてのチエツクもれ、更にはＩＣの不
良等によって発生した障害解析時におけるバス転送動作
の正当性を確認するのに、かなりの時間がかかってしま
うという欠点がある。
本発明のバス制御回路の構成は、マイクロプログラムに
より制御される情報処理装置において、複数のユニット
間でデータの転送を行なうバスと、該バスに接続された
複数のユニットからのバスドライブ信号及び前記バスか
らデータを前記ユニット内部のレジスタ等に取込む時の
バスロード信号の全てを監視し、前記ユニット間でのデ
ータ転送時、前記バスドライブ信号と前記バスロード信
号との関係が１＝１あるいは１：ｎ以外の場合、エラー
信号を発生するバス競合検出回路とを有し、不正なデー
タ転送を検出することを特徴とする。
より制御される情報処理装置において、複数のユニット
間でデータの転送を行なうバスと、該バスに接続された
複数のユニットからのバスドライブ信号及び前記バスか
らデータを前記ユニット内部のレジスタ等に取込む時の
バスロード信号の全てを監視し、前記ユニット間でのデ
ータ転送時、前記バスドライブ信号と前記バスロード信
号との関係が１＝１あるいは１：ｎ以外の場合、エラー
信号を発生するバス競合検出回路とを有し、不正なデー
タ転送を検出することを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図であり、１はＣ
ＰＵ内の各ユニットでデータの転送を行なうバス、２は
マイクロプログラム制御ユニット、３はメインメモリあ
るいは工／○プロセッサ等とのデータの転送を制御する
インタフェースユニット、４は命令あるいはオペランド
データを格納するキャッシュユニット、５は命令の先取
り等を行なうブリフェッチユニット（ＰＦＵ）、６は演
算実行ユニット（ＥＸＵ）であり、上記３〜６の各ユニ
ットはマクロプログラム制御ユニット２から出力される
マイクロプログラム７によって制御される。
ＰＵ内の各ユニットでデータの転送を行なうバス、２は
マイクロプログラム制御ユニット、３はメインメモリあ
るいは工／○プロセッサ等とのデータの転送を制御する
インタフェースユニット、４は命令あるいはオペランド
データを格納するキャッシュユニット、５は命令の先取
り等を行なうブリフェッチユニット（ＰＦＵ）、６は演
算実行ユニット（ＥＸＵ）であり、上記３〜６の各ユニ
ットはマクロプログラム制御ユニット２から出力される
マイクロプログラム７によって制御される。
８ａ、８ｂはマイクロプログラム７より作成されたコマ
ンドラインであり、本実施例では５のＰＦＵ及び６のＥ
ＸＵから４のキュッシュユニットに対してデータを要求
するものとする。２ｄ〜６ｄは各ユニットのバスドライ
ブ信号及び２高〜６高は各ユニットのバスロード信号で
あり、これらのバスドライブ信号２ｄ〜６ｄ、バスロー
ド信号２高〜６高は全て９のバス競合検出回路に入力さ
れる。
ンドラインであり、本実施例では５のＰＦＵ及び６のＥ
ＸＵから４のキュッシュユニットに対してデータを要求
するものとする。２ｄ〜６ｄは各ユニットのバスドライ
ブ信号及び２高〜６高は各ユニットのバスロード信号で
あり、これらのバスドライブ信号２ｄ〜６ｄ、バスロー
ド信号２高〜６高は全て９のバス競合検出回路に入力さ
れる。
バス競合検出回路って、バスドライブ信号２ｄ〜６ｄが
同時に２つ以上０Ｎ（＝“１°′）になっている場合、
バスドライブ信号２ｄ〜６ｄのうち１つだけＯＮである
がバスロード信号２高〜６高の全てが０ＦＦ（＝“０″
）である場合、更には、バスロード信号２高〜６高のう
ち１つ以上がＯＮであるがバスドライブ信号２ｄ〜６ｄ
の全てがＯＦＦである場合、つまり、バスドライブ信号
２ｄ〜６ｄとバスロード信号２高〜６高のＯＮの関係が
１：ｎ（本実施例では、ｎ＝１〜５）でない場合は、マ
イクロプログラム制御ユニット２に対してエラー割込み
信号１０を発生させてマイクロプログラムシーケンスに
割込ませる。
同時に２つ以上０Ｎ（＝“１°′）になっている場合、
バスドライブ信号２ｄ〜６ｄのうち１つだけＯＮである
がバスロード信号２高〜６高の全てが０ＦＦ（＝“０″
）である場合、更には、バスロード信号２高〜６高のう
ち１つ以上がＯＮであるがバスドライブ信号２ｄ〜６ｄ
の全てがＯＦＦである場合、つまり、バスドライブ信号
２ｄ〜６ｄとバスロード信号２高〜６高のＯＮの関係が
１：ｎ（本実施例では、ｎ＝１〜５）でない場合は、マ
イクロプログラム制御ユニット２に対してエラー割込み
信号１０を発生させてマイクロプログラムシーケンスに
割込ませる。
尚、本実施例ではバス転送時のみバスドライブ信号２ｄ
〜６ｄ、バスロード信号２高〜６高が有効（ＯＮ）にな
るものとする。
〜６ｄ、バスロード信号２高〜６高が有効（ＯＮ）にな
るものとする。
第２図はバス競合を検出するタイムチャートの例であり
、外部からの割込み処理終了後、元のマイクロプログラ
ムシーケンスから再開した時バス競合が発生し、バス転
送エラーを検出する例である。
、外部からの割込み処理終了後、元のマイクロプログラ
ムシーケンスから再開した時バス競合が発生し、バス転
送エラーを検出する例である。
１２はＣＰＵの基本クロックであり、各ユニットは立上
りエツジで動作するものとする０μｍ〜μ４は命令実行
用マイクロ命令であり、マイクロ命令μｍ、μ２はＥＸ
Ｕ６よりキャッシュユニット４に対するデータ要求であ
り、コマンドライン８ｂを介してキャッシュユニット４
のコマンドレジスタ４ＲにコマンドＣＨｔ 、 Ｃ１ａ
２としてセットされる。
りエツジで動作するものとする０μｍ〜μ４は命令実行
用マイクロ命令であり、マイクロ命令μｍ、μ２はＥＸ
Ｕ６よりキャッシュユニット４に対するデータ要求であ
り、コマンドライン８ｂを介してキャッシュユニット４
のコマンドレジスタ４ＲにコマンドＣＨｔ 、 Ｃ１ａ
２としてセットされる。
マイクロ命令μ２．μ、はＥＸＵ６内部へのデータ（Ｄ
Ｉ、Ｄ２）格納マイクロ命令であり（μ２はデータ要求
（Ｄ２）とＥＸＵへのデータセット（Ｄｌ）が同時とな
る）、ステージＳ２でキャッシュユニット４からのバス
ドライブ信号４ｄ、ＥＸＵ６からのバスロード信号６高
が有効となり、バス１にはデータＤ１が出力される。こ
の時、エラー信号１０はセットされない、ステージＳ３
で外部からの割込み１１がマイクロプログラム制御ユニ
ット２に入力され、ステージＳ４で割込み処理にトラッ
プする。
Ｉ、Ｄ２）格納マイクロ命令であり（μ２はデータ要求
（Ｄ２）とＥＸＵへのデータセット（Ｄｌ）が同時とな
る）、ステージＳ２でキャッシュユニット４からのバス
ドライブ信号４ｄ、ＥＸＵ６からのバスロード信号６高
が有効となり、バス１にはデータＤ１が出力される。こ
の時、エラー信号１０はセットされない、ステージＳ３
で外部からの割込み１１がマイクロプログラム制御ユニ
ット２に入力され、ステージＳ４で割込み処理にトラッ
プする。
尚、本実施例では、ステージＳ３は割込み処理トラップ
のためのマイクロ命令μ３及びコマンドＣｌＡ２の実行
が抑止されるものとする。
のためのマイクロ命令μ３及びコマンドＣｌＡ２の実行
が抑止されるものとする。
ステージ８４〜Ｓ７が割込み処理ルーチンとなり、ステ
ージＳ８で元のマイクロ命令μ３から再開する。このと
き、キャッシュユニット４のコマンドレジスタ４ＲはＣ
ｌＡ２から再開しなければならないが、何らかの設計ミ
スあるいはＩＣ不良等によってＣＰ２から再開できず、
バスドライブ信号４ｄは有効とならないため、バスドラ
イブ信号２ｄ〜６ｄとバスロード信号２高〜６高の関係
が０：１となると、エラー信号１０がセットされる。そ
して、本実施例ではステージ１０でエラー処理にトラッ
プし、エラー処理のためのマイクロ命令Ｅ１が実行され
る。
ージＳ８で元のマイクロ命令μ３から再開する。このと
き、キャッシュユニット４のコマンドレジスタ４ＲはＣ
ｌＡ２から再開しなければならないが、何らかの設計ミ
スあるいはＩＣ不良等によってＣＰ２から再開できず、
バスドライブ信号４ｄは有効とならないため、バスドラ
イブ信号２ｄ〜６ｄとバスロード信号２高〜６高の関係
が０：１となると、エラー信号１０がセットされる。そ
して、本実施例ではステージ１０でエラー処理にトラッ
プし、エラー処理のためのマイクロ命令Ｅ１が実行され
る。
〔発明の効果〕
以上説明したように本発明は、中央処理装置内部のバス
に接続された全てのユニットのバスドライブ信号及びバ
スロード信号を監視し、バスドライブ信号とバスロード
信号との関係が０：０（バス転送なし）、１：１あるい
は１：ｎの場合以外をエラーとすることにより、不正な
バス転送をただちに検出することができる効果がある。
に接続された全てのユニットのバスドライブ信号及びバ
スロード信号を監視し、バスドライブ信号とバスロード
信号との関係が０：０（バス転送なし）、１：１あるい
は１：ｎの場合以外をエラーとすることにより、不正な
バス転送をただちに検出することができる効果がある。
第１図は本発明の一実施例のブロック図、第２図はバス
競合検出時のタイムチャートである。 ＣＥｌ、 ＣｔＩ〜Ｃｔｓ、 Ｃ，ｕ−１〜Ｃ，ｕ３−
コマンド、ＤＩ、Ｄ２・・・データ、Ｅｌ、Ｔｌ〜Ｔ４
．μｌ〜μ４・・・マイクロ命令、８１〜ＳＩＯ・・・
マイクロプログラムステージ、１・・・バス、２・・・
マイクロプログラム制御ユニット、３・・・インタフェ
ースユニット、４・・・キャッシュユニット、５・・・
ブリフェッチユニット、６・・・演算実行ユニット、７
・・・マイクロプログラム、９・・・バス競合検出回路
、１ｏ・・・エラー信号、１１・・・外部割込み、１２
・・・基本クロック、１３・・・実行抑止信号、２ｄ〜
６ｄ・・・バスドライブ信号、２高〜６高・・・バスロ
ード信号、４Ｒ・・・コマンドレジスタ、８ａ、８ｂ・
・・コマンドライン。
競合検出時のタイムチャートである。 ＣＥｌ、 ＣｔＩ〜Ｃｔｓ、 Ｃ，ｕ−１〜Ｃ，ｕ３−
コマンド、ＤＩ、Ｄ２・・・データ、Ｅｌ、Ｔｌ〜Ｔ４
．μｌ〜μ４・・・マイクロ命令、８１〜ＳＩＯ・・・
マイクロプログラムステージ、１・・・バス、２・・・
マイクロプログラム制御ユニット、３・・・インタフェ
ースユニット、４・・・キャッシュユニット、５・・・
ブリフェッチユニット、６・・・演算実行ユニット、７
・・・マイクロプログラム、９・・・バス競合検出回路
、１ｏ・・・エラー信号、１１・・・外部割込み、１２
・・・基本クロック、１３・・・実行抑止信号、２ｄ〜
６ｄ・・・バスドライブ信号、２高〜６高・・・バスロ
ード信号、４Ｒ・・・コマンドレジスタ、８ａ、８ｂ・
・・コマンドライン。
Claims (1)
- マイクロプログラムにより制御される情報処理装置に
おいて、複数のユニット間でデータの転送を行なうバス
と、該バスに接続された複数のユニットからのバスドラ
イブ信号及び前記バスからデータを前記ユニット内部の
レジスタ等に取込む時のバスロード信号の全てを監視し
、前記ユニット間でのデータ転送時、前記バスドライブ
信号と前記バスロード信号との関係が１：１あるいは１
：ｎ以外の場合、エラー信号を発生するバス競合検出回
路とを有し、不正なデータ転送を検出することを特徴と
するバス制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63283321A JPH02128242A (ja) | 1988-11-08 | 1988-11-08 | バス制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63283321A JPH02128242A (ja) | 1988-11-08 | 1988-11-08 | バス制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02128242A true JPH02128242A (ja) | 1990-05-16 |
Family
ID=17663953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63283321A Pending JPH02128242A (ja) | 1988-11-08 | 1988-11-08 | バス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02128242A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60126745A (ja) * | 1983-12-13 | 1985-07-06 | Nec Corp | プログラム異常走行検出方式 |
-
1988
- 1988-11-08 JP JP63283321A patent/JPH02128242A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60126745A (ja) * | 1983-12-13 | 1985-07-06 | Nec Corp | プログラム異常走行検出方式 |
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