JP3173470B2 - コンピュータシステム及びそのプログラムを記憶した記憶媒体 - Google Patents
コンピュータシステム及びそのプログラムを記憶した記憶媒体Info
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- JP3173470B2 JP3173470B2 JP23406998A JP23406998A JP3173470B2 JP 3173470 B2 JP3173470 B2 JP 3173470B2 JP 23406998 A JP23406998 A JP 23406998A JP 23406998 A JP23406998 A JP 23406998A JP 3173470 B2 JP3173470 B2 JP 3173470B2
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Description
【０００１】
【発明の属する技術分野】本発明は、ＰＣＩ（Ｐｅｒｉ
ｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎ
ｎｅｃｔ）バスを用いると共に、ブリッジデバイスを有
するコンピュータシステム及びそのプログラムを記憶し
た記憶媒体に関する。
ｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎ
ｎｅｃｔ）バスを用いると共に、ブリッジデバイスを有
するコンピュータシステム及びそのプログラムを記憶し
た記憶媒体に関する。
【０００２】
【従来の技術】従来、ＰＣＩバス仕様Ｒｅｖ２．１（以
下、Ｒｅｖ２．１仕様と言う）以降では、遅延トランザ
クション（Ｄｅｌａｙｅｄ Ｔｒａｎｓａｃｔｉｏｎ）
サイクルが追加定義されており、従って、Ｒｅｖ２．１
以降に対応するデバイスでは、遅延トランザクションへ
の対応が必要である。また、Ｒｅｖ２．１仕様では、タ
ーゲットデバイスによりリトライ（Ｒｅｔｒｙ）サイク
ルが起動された場合、マスタデバイスは、リトライサイ
クルが起動されたときと同じアドレス、コマンド、バイ
トイネーブルで再度同じサイクルを起動することになっ
ている。
下、Ｒｅｖ２．１仕様と言う）以降では、遅延トランザ
クション（Ｄｅｌａｙｅｄ Ｔｒａｎｓａｃｔｉｏｎ）
サイクルが追加定義されており、従って、Ｒｅｖ２．１
以降に対応するデバイスでは、遅延トランザクションへ
の対応が必要である。また、Ｒｅｖ２．１仕様では、タ
ーゲットデバイスによりリトライ（Ｒｅｔｒｙ）サイク
ルが起動された場合、マスタデバイスは、リトライサイ
クルが起動されたときと同じアドレス、コマンド、バイ
トイネーブルで再度同じサイクルを起動することになっ
ている。
【０００３】一方、ＰＣＩバス仕様Ｒｅｖ２．０（以
下、Ｒｅｖ２．０仕様）までにおいては、リトライサイ
クル時のアドレス、コマンド、バイトイネーブルに関す
る仕様はなく、次のサイクルで変更することが可能であ
った。
下、Ｒｅｖ２．０仕様）までにおいては、リトライサイ
クル時のアドレス、コマンド、バイトイネーブルに関す
る仕様はなく、次のサイクルで変更することが可能であ
った。
【０００４】図４は、ＰＣＩバス５０とローカルバス５
９とを接続する従来のブリッジデバイス５を示すもので
ある。図４において、ＰＣＩマスタデバイス１は、ＰＣ
Ｉバス５０に接続され、ローカルバスデバイス９は、ロ
ーカルバス５９に接続されている。そしてブリッジデバ
イス５は、ＰＣＩバス５０とローカルバス５９とを接続
している。
９とを接続する従来のブリッジデバイス５を示すもので
ある。図４において、ＰＣＩマスタデバイス１は、ＰＣ
Ｉバス５０に接続され、ローカルバスデバイス９は、ロ
ーカルバス５９に接続されている。そしてブリッジデバ
イス５は、ＰＣＩバス５０とローカルバス５９とを接続
している。
【０００５】このブリッジデバイス５は、ＰＣＩバスイ
ンタフェース５１と、ローカルバスインタフェース５８
と、データレジスタ５２と、アドレス／バイトイネーブ
ル／コマンドレジスタ５３と、遅延トランザクションイ
ネーブルレジスタ５４と、クロックカウンタ５６とから
構成されている。ＰＣＩバスインタフェース５１は、上
述のマスタデバイス１からのサイクルを受けて動作する
回路である。また、マスタデバイス１は、ＰＣＩバスイ
ンタフェース５１を介して遅延トランザクションイネー
ブルレジスタ５４の内容を設定することができる。
ンタフェース５１と、ローカルバスインタフェース５８
と、データレジスタ５２と、アドレス／バイトイネーブ
ル／コマンドレジスタ５３と、遅延トランザクションイ
ネーブルレジスタ５４と、クロックカウンタ５６とから
構成されている。ＰＣＩバスインタフェース５１は、上
述のマスタデバイス１からのサイクルを受けて動作する
回路である。また、マスタデバイス１は、ＰＣＩバスイ
ンタフェース５１を介して遅延トランザクションイネー
ブルレジスタ５４の内容を設定することができる。
【０００６】次に、動作例について図５〜７のシーケン
スチャートを用いて説明する。図５〜７において、縦軸
は時間を表しており、図の上から下に時間が経過してい
る。
スチャートを用いて説明する。図５〜７において、縦軸
は時間を表しており、図の上から下に時間が経過してい
る。
【０００７】まず、遅延トランザクションイネーブルレ
ジスタ５４の内容が、ディセーブル（Ｄｉｓａｂｌｅ）
状態の場合の処理を図５に基づいて説明する。マスタデ
バイス１が起動した第１リードサイクル１０は、ＰＣＩ
バスインタフェース５１で受け付けられる。このときア
ドレス／バイトイネーブル／コマンドレジスタ５３にア
ドレス、バイトイネーブル及びコマンドが蓄積される。
ジスタ５４の内容が、ディセーブル（Ｄｉｓａｂｌｅ）
状態の場合の処理を図５に基づいて説明する。マスタデ
バイス１が起動した第１リードサイクル１０は、ＰＣＩ
バスインタフェース５１で受け付けられる。このときア
ドレス／バイトイネーブル／コマンドレジスタ５３にア
ドレス、バイトイネーブル及びコマンドが蓄積される。
【０００８】次に、ＰＣＩバスインタフェース５１は、
ローカルバスインタフェース５８に対してローカルバス
５９へサイクルを起動するように指示する。これを受け
てローカルバスインタフェース５８は、ローカルバス５
９を介してローカルバスデバイス９のサイクルを起動す
る。これは図５において、第１リードサイクル３０に相
当するものである。
ローカルバスインタフェース５８に対してローカルバス
５９へサイクルを起動するように指示する。これを受け
てローカルバスインタフェース５８は、ローカルバス５
９を介してローカルバスデバイス９のサイクルを起動す
る。これは図５において、第１リードサイクル３０に相
当するものである。
【０００９】次に、ローカルバスデバイス９内部でデー
タの準備が完了すると、そのデータはローカルバス５９
を介してローカルバスインタフェース５８に送られる。
これは図５において、第１リードサイクル終了３１に相
当するものである。
タの準備が完了すると、そのデータはローカルバス５９
を介してローカルバスインタフェース５８に送られる。
これは図５において、第１リードサイクル終了３１に相
当するものである。
【００１０】ローカルバスインタフェース５８は、リー
ドしたデータをデータレジスタ５２に格納する。次に、
ローカルバスインタフェース５８は、ＰＣＩバスインタ
フェース５１にローカルバスサイクル終了を知らせる。
これを受けてＰＣＩバスインタフェース５１は、マスタ
デバイス１にデータを転送する。これは図５において、
第１データ転送２１に相当するものである。
ドしたデータをデータレジスタ５２に格納する。次に、
ローカルバスインタフェース５８は、ＰＣＩバスインタ
フェース５１にローカルバスサイクル終了を知らせる。
これを受けてＰＣＩバスインタフェース５１は、マスタ
デバイス１にデータを転送する。これは図５において、
第１データ転送２１に相当するものである。
【００１１】次に、遅延トランザクションイネーブルレ
ジスタ５４の内容が、イネーブル（Ｅｎａｂｌｅ）状態
の場合の処理を図６、図７に基づいて説明する。まず、
リードサイクルのアドレス、バイトイネーブル、コマン
ドが変化しない場合を図６と共に説明する。マスタデバ
イス１が起動した第１リードサイクル１０は、ＰＣＩバ
スインタフェース５１で受け付けられ、アドレス／バイ
トイネーブル／コマンドレジスタ５３にアドレス、バイ
トイネーブル、コマンドが蓄積される。このときクロッ
クカウンタ５６は、クリアされた後、１クロック毎に１
インクリメントされる。
ジスタ５４の内容が、イネーブル（Ｅｎａｂｌｅ）状態
の場合の処理を図６、図７に基づいて説明する。まず、
リードサイクルのアドレス、バイトイネーブル、コマン
ドが変化しない場合を図６と共に説明する。マスタデバ
イス１が起動した第１リードサイクル１０は、ＰＣＩバ
スインタフェース５１で受け付けられ、アドレス／バイ
トイネーブル／コマンドレジスタ５３にアドレス、バイ
トイネーブル、コマンドが蓄積される。このときクロッ
クカウンタ５６は、クリアされた後、１クロック毎に１
インクリメントされる。
【００１２】次に、ＰＣＩバスインタフェース５１は、
ローカルバスインタフェース５８を介してローカルバス
５９に第１リードサイクル開始３０を行うと共に、マス
タデバイス１に対してリトライサイクル２０を起動す
る。これ以降ＰＣＩバスインタフェース５１は、マスタ
デバイス１が起動したリードサイクルに対しては、リト
ライサイクルを起動し続ける。
ローカルバスインタフェース５８を介してローカルバス
５９に第１リードサイクル開始３０を行うと共に、マス
タデバイス１に対してリトライサイクル２０を起動す
る。これ以降ＰＣＩバスインタフェース５１は、マスタ
デバイス１が起動したリードサイクルに対しては、リト
ライサイクルを起動し続ける。
【００１３】次に、ローカルバスデバイス９内部でデー
タの準備が完了すると、そのデータはローカルバス５９
を介してローカルバスインタフェース５８に送られる。
これは図６において、第１リードサイクル終了３１に相
当するものである。これによりローカルバスインタフェ
ース５８は、リードしたデータをデータレジスタ５２に
格納する。次に、ローカルバスインタフェース５８は、
ＰＣＩバスインタフェース５１にローカルバスサイクル
終了を知らせる。
タの準備が完了すると、そのデータはローカルバス５９
を介してローカルバスインタフェース５８に送られる。
これは図６において、第１リードサイクル終了３１に相
当するものである。これによりローカルバスインタフェ
ース５８は、リードしたデータをデータレジスタ５２に
格納する。次に、ローカルバスインタフェース５８は、
ＰＣＩバスインタフェース５１にローカルバスサイクル
終了を知らせる。
【００１４】その後、再びマスタデバイス１が第１リー
ドサイクル１０を起動すると、ＰＣＩバスインタフェー
ス５１は、前に蓄積したアドレス／バイトイネーブル／
コマンドレジスタ５３の内容と、今回起動されたリード
サイクルのアドレス、バイトイネーブル、コマンドとを
比較し、両者が一致すれば、データレジスタ５２のデー
タをマスタデバイス１に転送する。これは図６におい
て、第１データ転送２１に相当するものである。
ドサイクル１０を起動すると、ＰＣＩバスインタフェー
ス５１は、前に蓄積したアドレス／バイトイネーブル／
コマンドレジスタ５３の内容と、今回起動されたリード
サイクルのアドレス、バイトイネーブル、コマンドとを
比較し、両者が一致すれば、データレジスタ５２のデー
タをマスタデバイス１に転送する。これは図６におい
て、第１データ転送２１に相当するものである。
【００１５】次に、リードサイクルのアドレス、バイト
イネーブル、コマンドのうちの一つ以上が変化した場合
について図７と共に説明する。これはマスタデバイス１
がＲｅｖ２．０仕様以前の仕様に準拠している場合であ
り、Ｒｅｖ２．１仕様以降の仕様に準拠したデバイスで
は発生しない。図７の第１リードサイクル１０と第２リ
ードサイクル１１とでは、アドレス、バイトイネーブ
ル、コマンドのうちの一つ以上が変化したことを示して
いる。
イネーブル、コマンドのうちの一つ以上が変化した場合
について図７と共に説明する。これはマスタデバイス１
がＲｅｖ２．０仕様以前の仕様に準拠している場合であ
り、Ｒｅｖ２．１仕様以降の仕様に準拠したデバイスで
は発生しない。図７の第１リードサイクル１０と第２リ
ードサイクル１１とでは、アドレス、バイトイネーブ
ル、コマンドのうちの一つ以上が変化したことを示して
いる。
【００１６】第１リードサイクル終了３１までの動作は
図６と同様に行われるが、この第１リードサイクル３１
終了後に、マスタデバイス１から起動されるサイクルは
第２リードサイクル１１である。
図６と同様に行われるが、この第１リードサイクル３１
終了後に、マスタデバイス１から起動されるサイクルは
第２リードサイクル１１である。
【００１７】アドレス／バイトイネーブル／コマンドレ
ジスタ５３には、第１リードサイクル１０のアドレス、
バイトイネーブル、コマンドが格納されている。従っ
て、このアドレス／バイトイネーブル／コマンドレジス
タ５３の内容と、第２リードサイクル１１のアドレス、
バイトイネーブル、コマンドとは一致しない。そのため
再度リトラサイクルを起動する。これは、次の第２リー
ドサイクル１１が起動され、アドレス／バイトイネーブ
ル／コマンドレジスタ５３の内容と一致するまで、また
はクロックカウンタ５６の内容が２の１５乗に達するま
で繰り返される。
ジスタ５３には、第１リードサイクル１０のアドレス、
バイトイネーブル、コマンドが格納されている。従っ
て、このアドレス／バイトイネーブル／コマンドレジス
タ５３の内容と、第２リードサイクル１１のアドレス、
バイトイネーブル、コマンドとは一致しない。そのため
再度リトラサイクルを起動する。これは、次の第２リー
ドサイクル１１が起動され、アドレス／バイトイネーブ
ル／コマンドレジスタ５３の内容と一致するまで、また
はクロックカウンタ５６の内容が２の１５乗に達するま
で繰り返される。
【００１８】クロックカウンタ５６は、ＰＣＩ仕様書Ｒ
ｅｖ．２．１の５１ページにおける１．Ｄｉｓｃａｒｄ
ｉｎｇ ａ Ｄｅｌａｙｅｄ Ｔｒａｎｓａｃｔｉｏｎ
の節の１４行目に記載されているＤｉｓｃａｒｄ Ｔｉ
ｍｅｒのことである。このクロックカウンタ５６が２の
１５乗に達したときには、ＰＣＩバス５０のクロックが
３３Ｍｈｚの場合は約１ｍｓの時間が経過している。
ｅｖ．２．１の５１ページにおける１．Ｄｉｓｃａｒｄ
ｉｎｇ ａ Ｄｅｌａｙｅｄ Ｔｒａｎｓａｃｔｉｏｎ
の節の１４行目に記載されているＤｉｓｃａｒｄ Ｔｉ
ｍｅｒのことである。このクロックカウンタ５６が２の
１５乗に達したときには、ＰＣＩバス５０のクロックが
３３Ｍｈｚの場合は約１ｍｓの時間が経過している。
【００１９】クロックカウンタ５６が２の１５乗に達し
た場合は、アドレス／バイトイネーブル／コマンドレジ
スタ５３及びデータレジスタ５２の内容を廃棄４０す
る。その後、マスタデバイス１が起動した第２リードサ
イクル１１のアドレス、バイトイネーブル、コマンドが
ＰＣＩバスインタフェース５１によりアドレス／バイト
イネーブル／コマンドレジスタ５３に格納される。
た場合は、アドレス／バイトイネーブル／コマンドレジ
スタ５３及びデータレジスタ５２の内容を廃棄４０す
る。その後、マスタデバイス１が起動した第２リードサ
イクル１１のアドレス、バイトイネーブル、コマンドが
ＰＣＩバスインタフェース５１によりアドレス／バイト
イネーブル／コマンドレジスタ５３に格納される。
【００２０】次に、ＰＣＩバスインタフェース５１は、
ローカルバスインタフェース５８を介してローカルバス
５９に第２リードサイクル開始３２を行うと共に、マス
タデバイス１に対してリトライサイクルを起動する。こ
の後、第１リードサイクル１０のときと同様の動作が繰
り返される。
ローカルバスインタフェース５８を介してローカルバス
５９に第２リードサイクル開始３２を行うと共に、マス
タデバイス１に対してリトライサイクルを起動する。こ
の後、第１リードサイクル１０のときと同様の動作が繰
り返される。
【００２１】
【発明が解決しようとする課題】しかしながら、上記従
来例に示されるコンピュータシステムは、Ｒｅｖ．２．
０仕様以前の仕様に準拠したマスタデバイスが、Ｒｅ
ｖ．２．１仕様以降の仕様に準拠したＰＣＩターゲット
デバイスに対してＰＣＩバスサイクルを起動した場合
に、ターゲットデバイスが遅延トランザクションサイク
ルによりリトライサイクルを起動したとき、マスタデバ
イス１が、次のサイクルでアドレス、バイトイネーブ
ル、コマンドのうちの一つ以上を変化した場合には、タ
ーゲットデバイスが正しいアドレスが出力されるのを待
つために、約１ｍｓの間データの転送が行われなくな
り、このためＰＣＩバス上の転送能力が著しく低下し、
場合によってはデータを転送できず、データが消失して
しまう等の問題があった。
来例に示されるコンピュータシステムは、Ｒｅｖ．２．
０仕様以前の仕様に準拠したマスタデバイスが、Ｒｅ
ｖ．２．１仕様以降の仕様に準拠したＰＣＩターゲット
デバイスに対してＰＣＩバスサイクルを起動した場合
に、ターゲットデバイスが遅延トランザクションサイク
ルによりリトライサイクルを起動したとき、マスタデバ
イス１が、次のサイクルでアドレス、バイトイネーブ
ル、コマンドのうちの一つ以上を変化した場合には、タ
ーゲットデバイスが正しいアドレスが出力されるのを待
つために、約１ｍｓの間データの転送が行われなくな
り、このためＰＣＩバス上の転送能力が著しく低下し、
場合によってはデータを転送できず、データが消失して
しまう等の問題があった。
【００２２】本発明は、上記の問題を解決するためにな
されたもので、リトライサイクルによってデータの転送
が行われなくなる時間をなくし、ＰＣＩバスの転送能力
を向上させるコンピュータシステム及びそのプログラム
を記憶した記憶媒体を提供することを目的とする。
されたもので、リトライサイクルによってデータの転送
が行われなくなる時間をなくし、ＰＣＩバスの転送能力
を向上させるコンピュータシステム及びそのプログラム
を記憶した記憶媒体を提供することを目的とする。
【００２３】
【課題を解決するための手段】前記課題を解決するため
に、請求項１記載の発明は、ＰＣＩ仕様の異なるマスタ
デバイスとローカルバスデバイスとが接続されてなるコ
ンピュータシステムであって、マスタデバイスから第１
のリードサイクルを受け付けると、該マスタデバイスに
対してリトライサイクルを起動すると共にローカルバス
デバイスに対して第１のリードサイクル開始を起動する
起動手段と、第１のリードサイクルによ るアドレス、バ
イトイネーブル、コマンドを格納する第１の格納手段
と、ローカルバスデバイスから第１のリードサイクル開
始により読み出されたデータを格納する第２の格納手段
と、マスタデバイスから第２のリードサイクルを受け付
けると、該第２のリードサイクルによるアドレス、バイ
トイネーブル、コマンドと第１の格納手段に格納されて
いる第１のリードサイクルによるアドレス、バイトイネ
ーブル、コマンドとが一致するか否かを所定時間内で判
定する判定手段と、判定手段により所定時間内で一致し
ない場合、マスタデバイスがＰＣＩ仕様２．０以前に準
拠するものであると判定し、該判定により起動手段によ
るリトライサイクルを起動しないように制御する制御手
段と、を有することを特徴とする。
に、請求項１記載の発明は、ＰＣＩ仕様の異なるマスタ
デバイスとローカルバスデバイスとが接続されてなるコ
ンピュータシステムであって、マスタデバイスから第１
のリードサイクルを受け付けると、該マスタデバイスに
対してリトライサイクルを起動すると共にローカルバス
デバイスに対して第１のリードサイクル開始を起動する
起動手段と、第１のリードサイクルによ るアドレス、バ
イトイネーブル、コマンドを格納する第１の格納手段
と、ローカルバスデバイスから第１のリードサイクル開
始により読み出されたデータを格納する第２の格納手段
と、マスタデバイスから第２のリードサイクルを受け付
けると、該第２のリードサイクルによるアドレス、バイ
トイネーブル、コマンドと第１の格納手段に格納されて
いる第１のリードサイクルによるアドレス、バイトイネ
ーブル、コマンドとが一致するか否かを所定時間内で判
定する判定手段と、判定手段により所定時間内で一致し
ない場合、マスタデバイスがＰＣＩ仕様２．０以前に準
拠するものであると判定し、該判定により起動手段によ
るリトライサイクルを起動しないように制御する制御手
段と、を有することを特徴とする。
【００２４】請求項２記載の発明は、請求項１記載の発
明において、判定手段により所定時間内で一致しない場
合、第１の格納手段に格納されている第１のリードサイ
クルによるアドレス、バイトイネーブル、コマンド及び
第２の格納手段に格納されている第１のリードサイクル
開始により読み出されたデータを廃棄する廃棄手段を有
することを特徴とする。
明において、判定手段により所定時間内で一致しない場
合、第１の格納手段に格納されている第１のリードサイ
クルによるアドレス、バイトイネーブル、コマンド及び
第２の格納手段に格納されている第１のリードサイクル
開始により読み出されたデータを廃棄する廃棄手段を有
することを特徴とする。
【００２５】請求項３記載の発明は、請求項１または２
記載の発明において、所定時間を設定する設定手段を有
することを特徴とする。
記載の発明において、所定時間を設定する設定手段を有
することを特徴とする。
【００２６】請求項４記載の発明は、請求項１から３の
いずれか１項に記載の発明において、マスタデバイスと
起動手段とは、ＰＣＩバスを介して接続されていること
を特徴とする。
いずれか１項に記載の発明において、マスタデバイスと
起動手段とは、ＰＣＩバスを介して接続されていること
を特徴とする。
【００２７】請求項５記載の発明は、ＰＣＩ仕様の異な
るマスタデバイスとローカルバスデバイスとが接続され
てなるコンピュータシステムのプログラムを記憶した記
憶媒体であって、マスタデバイスから第１のリードサイ
クルを受け付けると、該マスタデバイスに対してリトラ
イサイクルを起動すると共にローカルバスデバイスに対
して第１のリードサイクルを起動する起動処理と、第１
のリードサイクルによるアドレス、バイトイネーブル、
コマンドを格納する第１の格納処理と、ローカ ルバスデ
バイスから第１のリードサイクル開始により読み出され
たデータを格納する第２の格納処理と、マスタデバイス
から第２のリードサイクルを受け付けると、該第２のリ
ードサイクルによるアドレス、バイトイネーブル、コマ
ンドと第１の格納処理により格納された第１のリードサ
イクルによるアドレス、バイトイネーブル、コマンドと
が一致するか否かを所定時間内で判定する判定処理と、
判定処理により所定時間内で一致しない場合、マスタデ
バイスがＰＣＩ仕様２．０以前に準拠するものであると
判定し、該判定により起動処理によるリトライサイクル
を起動しないように制御する制御処理と、を実行するプ
ログラムを記憶したことを特徴とする。
るマスタデバイスとローカルバスデバイスとが接続され
てなるコンピュータシステムのプログラムを記憶した記
憶媒体であって、マスタデバイスから第１のリードサイ
クルを受け付けると、該マスタデバイスに対してリトラ
イサイクルを起動すると共にローカルバスデバイスに対
して第１のリードサイクルを起動する起動処理と、第１
のリードサイクルによるアドレス、バイトイネーブル、
コマンドを格納する第１の格納処理と、ローカ ルバスデ
バイスから第１のリードサイクル開始により読み出され
たデータを格納する第２の格納処理と、マスタデバイス
から第２のリードサイクルを受け付けると、該第２のリ
ードサイクルによるアドレス、バイトイネーブル、コマ
ンドと第１の格納処理により格納された第１のリードサ
イクルによるアドレス、バイトイネーブル、コマンドと
が一致するか否かを所定時間内で判定する判定処理と、
判定処理により所定時間内で一致しない場合、マスタデ
バイスがＰＣＩ仕様２．０以前に準拠するものであると
判定し、該判定により起動処理によるリトライサイクル
を起動しないように制御する制御処理と、を実行するプ
ログラムを記憶したことを特徴とする。
【００２８】請求項６記載の発明は、請求項５記載の発
明において、判定処理により所定時間内で一致しない場
合、第１の格納処理で格納された第１のリードサイクル
によるアドレス、バイトイネーブル、コマンド及び第２
の格納処理で格納された第１のリードサイクル開始によ
り読み出されたデータを廃棄する廃棄処理を実行するこ
とを特徴とする。
明において、判定処理により所定時間内で一致しない場
合、第１の格納処理で格納された第１のリードサイクル
によるアドレス、バイトイネーブル、コマンド及び第２
の格納処理で格納された第１のリードサイクル開始によ
り読み出されたデータを廃棄する廃棄処理を実行するこ
とを特徴とする。
【００２９】請求項７記載の発明は、請求項５または６
記載の発明において、所定時間を設定する設定処理を有
することを特徴とする。
記載の発明において、所定時間を設定する設定処理を有
することを特徴とする。
【００３０】
【発明の実施の形態】次に、本発明の実施の形態を添付
図面に基づいて詳細に説明する。図１は、本発明による
コンピュータシステムの第１の実施形態を示すブロック
図であり、従来の構成を示す図４と対応する部分には同
一番号を付してある。
図面に基づいて詳細に説明する。図１は、本発明による
コンピュータシステムの第１の実施形態を示すブロック
図であり、従来の構成を示す図４と対応する部分には同
一番号を付してある。
【００３１】図１において、本発明の第１の実施形態で
あるコンピュータシステムは、ＰＣＩバスマスタデバイ
スと１、ブリッジデバイス５と、ローカルバスデバイス
９と、ＰＣＩバス５０と、ＰＣＩバスインタフェース５
１と、データレジスタ５２と、アドレス／バイトイネー
ブル／コマンドレジスタ５３と、遅延トランザクション
イネーブルレジスタ５４と、検出値設定レジスタ５５
と、クロックカウンタ５６と、検出部５７と、ローカル
バスインタフェース５８と、ローカルバス５９とにより
構成される。
あるコンピュータシステムは、ＰＣＩバスマスタデバイ
スと１、ブリッジデバイス５と、ローカルバスデバイス
９と、ＰＣＩバス５０と、ＰＣＩバスインタフェース５
１と、データレジスタ５２と、アドレス／バイトイネー
ブル／コマンドレジスタ５３と、遅延トランザクション
イネーブルレジスタ５４と、検出値設定レジスタ５５
と、クロックカウンタ５６と、検出部５７と、ローカル
バスインタフェース５８と、ローカルバス５９とにより
構成される。
【００３２】次に、本発明の第１の実施形態における動
作例について説明する。遅延トランザクションイネーブ
ルレジスタ５４の内容が、ディセーブル（Ｄｉｓａｂｌ
ｅ）状態の場合の処理は図５に示される従来のコンピュ
ータシステムと同様に行われる。また、第１リードサイ
クル終了３１の後に、マスタデバイス１から再び第１リ
ードサイクル１０が起動された場合の動作も図６の従来
のものと同様に行われる。
作例について説明する。遅延トランザクションイネーブ
ルレジスタ５４の内容が、ディセーブル（Ｄｉｓａｂｌ
ｅ）状態の場合の処理は図５に示される従来のコンピュ
ータシステムと同様に行われる。また、第１リードサイ
クル終了３１の後に、マスタデバイス１から再び第１リ
ードサイクル１０が起動された場合の動作も図６の従来
のものと同様に行われる。
【００３３】次に、遅延トランザクションイネーブルレ
ジスタ５４の内容が、イネーブル（Ｅｎａｂｌｅ）状態
で、第１リードサイクル終了３１の後に、マスタデバイ
ス１から第２リードサイクル１１が起動された場合の動
作例を図２に基づいて説明する。
ジスタ５４の内容が、イネーブル（Ｅｎａｂｌｅ）状態
で、第１リードサイクル終了３１の後に、マスタデバイ
ス１から第２リードサイクル１１が起動された場合の動
作例を図２に基づいて説明する。
【００３４】マスタデバイス１が起動した第１リードサ
イクル１０は、ＰＣＩバスインタフェース５１で受け付
けられ、アドレス／バイトイネーブル／コマンドレジス
タ５３にアドレス、バイトイネーブル、コマンドが蓄積
される。このときクロックカウンタ５６はクリアされた
後、１クロック毎に１インクリメントされる。
イクル１０は、ＰＣＩバスインタフェース５１で受け付
けられ、アドレス／バイトイネーブル／コマンドレジス
タ５３にアドレス、バイトイネーブル、コマンドが蓄積
される。このときクロックカウンタ５６はクリアされた
後、１クロック毎に１インクリメントされる。
【００３５】次に、ＰＣＩバスインタフェース５１は、
ローカルバスインタフェース５８を介してローカルバス
５９に第１リードサイクル開始３０を行うと共に、マス
タデバイス１に対してリトライサイクル２０を起動す
る。これ以降ＰＣＩバスインタフェース５１は、マスタ
デバイス１が起動したリードサイクルに対してはリトラ
イサイクルを起動し続ける。
ローカルバスインタフェース５８を介してローカルバス
５９に第１リードサイクル開始３０を行うと共に、マス
タデバイス１に対してリトライサイクル２０を起動す
る。これ以降ＰＣＩバスインタフェース５１は、マスタ
デバイス１が起動したリードサイクルに対してはリトラ
イサイクルを起動し続ける。
【００３６】ローカルバスデバイス９は、次にローカル
バスデバイス９内部でデータの準備が完了すると、第１
リードサイクル終了３１を実施する。これによりリード
されたデータはデータレジスタ５２に格納される。次
に、ローカルバスインタフェース５８は、ＰＣＩバスイ
ンタフェース５１にローカルバスサイクル終了を知らせ
る。
バスデバイス９内部でデータの準備が完了すると、第１
リードサイクル終了３１を実施する。これによりリード
されたデータはデータレジスタ５２に格納される。次
に、ローカルバスインタフェース５８は、ＰＣＩバスイ
ンタフェース５１にローカルバスサイクル終了を知らせ
る。
【００３７】その後、マスタデバイス１が第２リードサ
イクル１１を起動すると、ＰＣＩバスインタフェース５
１は、前に蓄積したアドレス／バイトイネーブル／コマ
ンドレジスタ５３の内容と、今回起動されたリードサイ
クルのアドレス、バイトイネーブル、コマンドとを比較
する。しかし、このときアドレス／バイトイネーブル／
コマンドレジスタ５３には、第１リードサイクル１０の
アドレス、バイトイネーブル、コマンドが格納されてい
るので、両者は一致しない。このため再びリトライサイ
クルが起動される。
イクル１１を起動すると、ＰＣＩバスインタフェース５
１は、前に蓄積したアドレス／バイトイネーブル／コマ
ンドレジスタ５３の内容と、今回起動されたリードサイ
クルのアドレス、バイトイネーブル、コマンドとを比較
する。しかし、このときアドレス／バイトイネーブル／
コマンドレジスタ５３には、第１リードサイクル１０の
アドレス、バイトイネーブル、コマンドが格納されてい
るので、両者は一致しない。このため再びリトライサイ
クルが起動される。
【００３８】これはリードサイクルのアドレス、バイト
イネーブル、コマンドがアドレス／バイトイネーブル／
コマンドレジスタ５３の内容と一致するまで、またはク
ロックカウンタ５６の内容が２の１５乗に達するまで、
またはクロックカウンタ５６の内容と検出値設定レジス
タ５５の内容とが一致するまで繰り返される。
イネーブル、コマンドがアドレス／バイトイネーブル／
コマンドレジスタ５３の内容と一致するまで、またはク
ロックカウンタ５６の内容が２の１５乗に達するまで、
またはクロックカウンタ５６の内容と検出値設定レジス
タ５５の内容とが一致するまで繰り返される。
【００３９】ここで、クロックカウンタ５６の内容が２
の１５乗に達するまでは、クロックが３３Ｍｈｚの場合
約１ｍｓの時間が必要であるが、検出値設定レジスタ５
５の内容を２の１５乗より小さな値にすることにより、
上記時間を短縮することができる。
の１５乗に達するまでは、クロックが３３Ｍｈｚの場合
約１ｍｓの時間が必要であるが、検出値設定レジスタ５
５の内容を２の１５乗より小さな値にすることにより、
上記時間を短縮することができる。
【００４０】クロックカウンタ５６の内容が２の１５乗
に達したとき、またはクロックカウンタ５６の内容と検
出値設定レジスタ５５の内容とが一致したことを検出部
５７が検出したときは、アドレス／バイトイネーブル／
コマンドレジスタ５３およびデータレジスタ５２の内容
を廃棄４０する。このとき本実施形態では、検出部５７
は、遅延トランザクションイネーブルレジスタ５４をデ
ィセーブル状態に変更する。
に達したとき、またはクロックカウンタ５６の内容と検
出値設定レジスタ５５の内容とが一致したことを検出部
５７が検出したときは、アドレス／バイトイネーブル／
コマンドレジスタ５３およびデータレジスタ５２の内容
を廃棄４０する。このとき本実施形態では、検出部５７
は、遅延トランザクションイネーブルレジスタ５４をデ
ィセーブル状態に変更する。
【００４１】マスタデバイス１が起動した次の第２リー
ドサイクル１１では、遅延トランザクションイネーブル
レジスタ５４がディセーブル状態のため、遅延トランザ
クションは起動されない。そして第２リードサイクル開
始３２、第２リードサイクル終了３３の後に、速やかに
第２データ転送２２が行われる。また、第３リードサイ
クル１２についても同様に行われる。
ドサイクル１１では、遅延トランザクションイネーブル
レジスタ５４がディセーブル状態のため、遅延トランザ
クションは起動されない。そして第２リードサイクル開
始３２、第２リードサイクル終了３３の後に、速やかに
第２データ転送２２が行われる。また、第３リードサイ
クル１２についても同様に行われる。
【００４２】本実施形態によれば、アドレス、バイトイ
ネーブル、コマンドのうちの少なくとも１つが変更され
た場合、検出部５７がクロックカウンタ５６の内容と検
出値設定レジスタ５５の内容とが一致したことを検出し
たときに、マスタデバイス１がＲｅｖ．２．０仕様以前
に準拠したデバイスであると認識し、その後は遅延トラ
ンザクションを起動せずにターゲットデバイスもＲｅ
ｖ．２．０仕様以前の仕様で動作するため、リトライサ
イクルによって不用意にデータを転送できない時間が発
生することがない。
ネーブル、コマンドのうちの少なくとも１つが変更され
た場合、検出部５７がクロックカウンタ５６の内容と検
出値設定レジスタ５５の内容とが一致したことを検出し
たときに、マスタデバイス１がＲｅｖ．２．０仕様以前
に準拠したデバイスであると認識し、その後は遅延トラ
ンザクションを起動せずにターゲットデバイスもＲｅ
ｖ．２．０仕様以前の仕様で動作するため、リトライサ
イクルによって不用意にデータを転送できない時間が発
生することがない。
【００４３】また、検出値設定レジスタ５５の内容を変
更することにより、検出までの時間を任意に設定するこ
とができる。
更することにより、検出までの時間を任意に設定するこ
とができる。
【００４４】次に、本発明の第２の実施形態を図３に基
づいて説明する。図３は、図１に示される本発明の第１
の実施形態に、さらに割り込み生成部６０を追加したも
のである。
づいて説明する。図３は、図１に示される本発明の第１
の実施形態に、さらに割り込み生成部６０を追加したも
のである。
【００４５】次に、遅延トランザクションイネーブルレ
ジスタ５４がイネーブル状態で、第１リードサイクル終
了３１の後に、マスタデバイス１から第２リードサイク
ル１１が起動された場合の動作について図２を用いて説
明する。第１リードサイクル終了３１までの動作は第１
の実施形態と同様に行われ、リードされたデータはデー
タレジスタ５２に格納される。
ジスタ５４がイネーブル状態で、第１リードサイクル終
了３１の後に、マスタデバイス１から第２リードサイク
ル１１が起動された場合の動作について図２を用いて説
明する。第１リードサイクル終了３１までの動作は第１
の実施形態と同様に行われ、リードされたデータはデー
タレジスタ５２に格納される。
【００４６】次に、ローカルバスインタフェース５８
は、ＰＣＩバスインタフェース５１にローカルバスサイ
クル終了を知らせる。その後、マスタデバイス１が第２
リードサイクル１１を起動すると、ＰＣＩバスインタフ
ェース５１は、前に蓄積したアドレス／バイトイネーブ
ル／コマンドレジスタ５３の内容と、今回起動されたリ
ードサイクルのアドレス、バイトイネーブル、コマンド
とを比較する。しかし、このときアドレス／バイトイネ
ーブル／コマンドレジスタ５３には、第１リードサイク
ル１０のアドレス、バイトイネーブル、コマンドが格納
されているので、両者は一致しない。このため再びリト
ライサイクルが起動される。
は、ＰＣＩバスインタフェース５１にローカルバスサイ
クル終了を知らせる。その後、マスタデバイス１が第２
リードサイクル１１を起動すると、ＰＣＩバスインタフ
ェース５１は、前に蓄積したアドレス／バイトイネーブ
ル／コマンドレジスタ５３の内容と、今回起動されたリ
ードサイクルのアドレス、バイトイネーブル、コマンド
とを比較する。しかし、このときアドレス／バイトイネ
ーブル／コマンドレジスタ５３には、第１リードサイク
ル１０のアドレス、バイトイネーブル、コマンドが格納
されているので、両者は一致しない。このため再びリト
ライサイクルが起動される。
【００４７】これはリードサイクルのアドレス、バイト
イネーブル、コマンドがアドレス／バイトイネーブル／
コマンドレジスタ５３の内容と一致するまで、またはク
ロックカウンタ５６の内容が２の１５乗に達するまで、
またはクロックカウンタ５６の内容と検出値設定レジス
タ５５の内容とが一致するまで繰り返される。
イネーブル、コマンドがアドレス／バイトイネーブル／
コマンドレジスタ５３の内容と一致するまで、またはク
ロックカウンタ５６の内容が２の１５乗に達するまで、
またはクロックカウンタ５６の内容と検出値設定レジス
タ５５の内容とが一致するまで繰り返される。
【００４８】前述したように、クロックカウンタ５６の
内容が２の１５乗に達するまでは、クロックが３３Ｍｈ
ｚの場合約１ｍｓの時間が必要であるが、検出値設定レ
ジスタ５５の内容を２の１５乗より小さな値にすること
により、上記時間を短縮することができる。
内容が２の１５乗に達するまでは、クロックが３３Ｍｈ
ｚの場合約１ｍｓの時間が必要であるが、検出値設定レ
ジスタ５５の内容を２の１５乗より小さな値にすること
により、上記時間を短縮することができる。
【００４９】クロックカウンタ５６の内容が２の１５乗
に達したとき、またはクロックカウンタ５６の内容と検
出値設定レジスタ５５の内容とが一致したことを検出部
５７が検出したときは、検出されたことが割り込み生成
部６０に伝えられる。これにより割り込み生成部６０は
割り込み要求信号６１を出力する。この割り込み処理に
より、ＰＣＩバスインタフェース５１を介して遅延トラ
ンザクションイネーブルレジスタ５４の内容をディセー
ブル状態に設定する。マスタデバイス１が起動した次の
第２リードサイクル１１では、遅延トランザクションイ
ネーブルレジスタ５４はディセーブル状態の動作を行
う。
に達したとき、またはクロックカウンタ５６の内容と検
出値設定レジスタ５５の内容とが一致したことを検出部
５７が検出したときは、検出されたことが割り込み生成
部６０に伝えられる。これにより割り込み生成部６０は
割り込み要求信号６１を出力する。この割り込み処理に
より、ＰＣＩバスインタフェース５１を介して遅延トラ
ンザクションイネーブルレジスタ５４の内容をディセー
ブル状態に設定する。マスタデバイス１が起動した次の
第２リードサイクル１１では、遅延トランザクションイ
ネーブルレジスタ５４はディセーブル状態の動作を行
う。
【００５０】尚、上記各実施形態によるコンピュータシ
ステムの動作のための処理は、このコンピュータシステ
ムのＣＰＵにより行われるが、このＣＰＵの上記処理を
実行させるためのプログラムを格納するためのメモリ
は、本発明による記憶媒体を構成する。従って、ＣＰＵ
が上記プログラムを実行することにより本発明の目的を
達成することができる。
ステムの動作のための処理は、このコンピュータシステ
ムのＣＰＵにより行われるが、このＣＰＵの上記処理を
実行させるためのプログラムを格納するためのメモリ
は、本発明による記憶媒体を構成する。従って、ＣＰＵ
が上記プログラムを実行することにより本発明の目的を
達成することができる。
【００５１】また、本発明の実施形態における記憶媒体
としては、光ディスク、光磁気ディスク、半導体メモ
リ、磁気記憶媒体等を用いてよい。
としては、光ディスク、光磁気ディスク、半導体メモ
リ、磁気記憶媒体等を用いてよい。
【００５２】
【発明の効果】以上の説明より明らかなように、本発明
のコンピュータシステム及びそのプログラムを記憶した
記憶媒体によれば、リトライサイクルによりデータが転
送できなくなる時間を短縮することができる。このため
リトライサイクルを行っても転送能力が低下することが
なく、データが消失してしまうようなことも防ぐことが
でき、また、データの内容等に応じて上記時間を適切に
設定することもできる。
のコンピュータシステム及びそのプログラムを記憶した
記憶媒体によれば、リトライサイクルによりデータが転
送できなくなる時間を短縮することができる。このため
リトライサイクルを行っても転送能力が低下することが
なく、データが消失してしまうようなことも防ぐことが
でき、また、データの内容等に応じて上記時間を適切に
設定することもできる。
【図１】本発明の第１の実施形態によるコンピュータシ
ステムのブロック図である。
ステムのブロック図である。
【図２】本発明の実施形態による遅延トランザクション
処理を示すシーケンスチャートである。
処理を示すシーケンスチャートである。
【図３】本発明の第２の実施形態によるコンピュータシ
ステムのブロック図である。
ステムのブロック図である。
【図４】従来のコンピュータシステムのブロック図であ
る。
る。
【図５】従来の遅延トランザクションを行わない場合の
処理を示すシーケンスチャートである。
処理を示すシーケンスチャートである。
【図６】従来の遅延トランザクションを行う場合の一般
的処理を示すシーケンスチャートである。
的処理を示すシーケンスチャートである。
【図７】従来の遅延トランザクション処理を示すシーケ
ンスチャートである。
ンスチャートである。
１ ＰＣＩバスマスタデバイス ５ ブリッジデバイス ９ ローカルバスデバイス ５０ ＰＣＩバス ５１ ＰＣＩバスインタフェース ５２ データレジスタ ５３ アドレス／バイトイネーブル／コマンドレジスタ ５４ 遅延トランザクションイネーブルレジスタ ５５ 検出値設定レジスタ ５６ クロックカウンタ ５７ 検出部 ５８ ローカルバスインタフェース ５９ ローカルバス ６０ 割り込み生成部
Claims (7)
- 【請求項１】 ＰＣＩ仕様の異なるマスタデバイスとロ
ーカルバスデバイスとが接続されてなるコンピュータシ
ステムであって、 前記マスタデバイスから第１のリードサイクルを受け付
けると、該マスタデバイスに対してリトライサイクルを
起動すると共に前記ローカルバスデバイスに対して第１
のリードサイクル開始を起動する起動手段と、 前記第１のリードサイクルによるアドレス、バイトイネ
ーブル、コマンドを格納する第１の格納手段と、 前記ローカルバスデバイスから前記第１のリードサイク
ル開始により読み出されたデータを格納する第２の格納
手段と、 前記マスタデバイスから第２のリードサイクルを受け付
けると、該第２のリードサイクルによるアドレス、バイ
トイネーブル、コマンドと前記第１の格納手段に格納さ
れている前記第１のリードサイクルによるアドレス、バ
イトイネーブル、コマンドとが一致するか否かを所定時
間内で判定する判定手段と、 前記判定手段により前記所定時間内で一致しない場合、
前記マスタデバイスがＰＣＩ仕様２．０以前に準拠する
ものであると判定し、該判定により前記起動手段による
リトライサイクルを起動しないように制御する制御手段
と、 を有することを特徴とするコンピュータシステム。 - 【請求項２】 前記判定手段により前記所定時間内で一
致しない場合、前記第１の格納手段に格納されている前
記第１のリードサイクルによるアドレス、バイトイネー
ブル、コマンド及び前記第２の格納手段に格納されてい
る前記第１のリードサイクル開始により読み出されたデ
ータを廃棄する廃棄手段を有することを特徴とする請求
項１記載のコンピュータシステム。 - 【請求項３】 前記所定時間を設定する設定手段を有す
ることを特徴とする請求項１または２記載のコンピュー
タシステム。 - 【請求項４】 前記マスタデバイスと前記起動手段と
は、 ＰＣＩバスを介して接続されていることを特徴とする請
求項１から３のいずれ か１項に記載のコンピュータシス
テム。 - 【請求項５】 ＰＣＩ仕様の異なるマスタデバイスとロ
ーカルバスデバイスとが接続されてなるコンピュータシ
ステムのプログラムを記憶した記憶媒体であって、 前記マスタデバイスから第１のリードサイクルを受け付
けると、該マスタデバイスに対してリトライサイクルを
起動すると共に前記ローカルバスデバイスに対して前記
第１のリードサイクルを起動する起動処理と、 前記第１のリードサイクルによるアドレス、バイトイネ
ーブル、コマンドを格納する第１の格納処理と、 前記ローカルバスデバイスから前記第１のリードサイク
ル開始により読み出されたデータを格納する第２の格納
処理と、 前記マスタデバイスから第２のリードサイクルを受け付
けると、該第２のリードサイクルによるアドレス、バイ
トイネーブル、コマンドと前記第１の格納処理により格
納された前記第１のリードサイクルによるアドレス、バ
イトイネーブル、コマンドとが一致するか否かを所定時
間内で判定する判定処理と、 前記判定処理により前記所定時間内で一致しない場合、
前記マスタデバイスがＰＣＩ仕様２．０以前に準拠する
ものであると判定し、該判定により前記起動処理による
リトライサイクルを起動しないように制御する制御処理
と、 を実行するプログラムを記憶したことを特徴とするプロ
グラムを記憶した記憶媒体。 - 【請求項６】 前記判定処理により前記所定時間内で一
致しない場合、前記第１の格納処理で格納された前記第
１のリードサイクルによるアドレス、バイトイネーブ
ル、コマンド及び前記第２の格納処理で格納された前記
第１のリードサイクル開始により読み出されたデータを
廃棄する廃棄処理を実行することを特徴とする請求項５
記載のプログラムを記憶した記憶媒体。 - 【請求項７】 前記所定時間を設定する設定処理を有す
ることを特徴とする請求項５または６記載のプログラム
を記憶した記憶媒体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23406998A JP3173470B2 (ja) | 1998-08-20 | 1998-08-20 | コンピュータシステム及びそのプログラムを記憶した記憶媒体 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23406998A JP3173470B2 (ja) | 1998-08-20 | 1998-08-20 | コンピュータシステム及びそのプログラムを記憶した記憶媒体 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000066993A JP2000066993A (ja) | 2000-03-03 |
| JP3173470B2 true JP3173470B2 (ja) | 2001-06-04 |
Family
ID=16965114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23406998A Expired - Fee Related JP3173470B2 (ja) | 1998-08-20 | 1998-08-20 | コンピュータシステム及びそのプログラムを記憶した記憶媒体 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3173470B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003108514A (ja) | 2001-10-01 | 2003-04-11 | Matsushita Electric Ind Co Ltd | バスブリッジ |
-
1998
- 1998-08-20 JP JP23406998A patent/JP3173470B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000066993A (ja) | 2000-03-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010227 |
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