JP2000066993A - コンピュータシステム及びそのプログラムを記憶した記憶媒体 - Google Patents
コンピュータシステム及びそのプログラムを記憶した記憶媒体Info
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- JP2000066993A JP2000066993A JP10234069A JP23406998A JP2000066993A JP 2000066993 A JP2000066993 A JP 2000066993A JP 10234069 A JP10234069 A JP 10234069A JP 23406998 A JP23406998 A JP 23406998A JP 2000066993 A JP2000066993 A JP 2000066993A
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Abstract
(57)【要約】
【課題】 リトライサイクルによりデータが転送できな
くなる時間を短縮して転送能力が低下することを防止す
る。 【解決手段】 リトライサイクルを行う場合、マスタデ
バイス１により起動された第１のリードサイクルのアド
レス、バイトイネーブル、コマンドは、ＰＣＩインタフ
ェース５１を介してアドレス／バイトイネーブル／コマ
ンドレジスタ５３に格納され、ローカルバスデバイス９
からのデータは、ローカルバスインタフェース５８と、
データレジスタ５２と、ＰＣＩバスインタフェース５１
とを介してマスタデバイス１に転送される。次に、アド
レス、バイトイネーブル、コマンドの少なくとも１つが
変更された第２のリードサイクルが起動されると、所定
時間後にアドレス／バイトイネーブル／コマンドレジス
タ５３の内容を廃棄して、変更されたアドレス、バイト
イネーブル、コマンドの少なくとも１つによって更新す
る。
くなる時間を短縮して転送能力が低下することを防止す
る。 【解決手段】 リトライサイクルを行う場合、マスタデ
バイス１により起動された第１のリードサイクルのアド
レス、バイトイネーブル、コマンドは、ＰＣＩインタフ
ェース５１を介してアドレス／バイトイネーブル／コマ
ンドレジスタ５３に格納され、ローカルバスデバイス９
からのデータは、ローカルバスインタフェース５８と、
データレジスタ５２と、ＰＣＩバスインタフェース５１
とを介してマスタデバイス１に転送される。次に、アド
レス、バイトイネーブル、コマンドの少なくとも１つが
変更された第２のリードサイクルが起動されると、所定
時間後にアドレス／バイトイネーブル／コマンドレジス
タ５３の内容を廃棄して、変更されたアドレス、バイト
イネーブル、コマンドの少なくとも１つによって更新す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、ＰＣＩ（Ｐｅｒｉ
ｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎ
ｎｅｃｔ）バスを用いると共に、ブリッジデバイスを有
するコンピュータシステム及びそのプログラムを記憶し
た記憶媒体に関する。
ｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎ
ｎｅｃｔ）バスを用いると共に、ブリッジデバイスを有
するコンピュータシステム及びそのプログラムを記憶し
た記憶媒体に関する。
【０００２】
【従来の技術】従来、ＰＣＩバス仕様Ｒｅｖ２．１（以
下、Ｒｅｖ２．１仕様と言う）以降では、遅延トランザ
クション（Ｄｅｌａｙｅｄ Ｔｒａｎｓａｃｔｉｏｎ）
サイクルが追加定義されており、従って、Ｒｅｖ２．１
以降に対応するデバイスでは、遅延トランザクションへ
の対応が必要である。また、Ｒｅｖ２．１仕様では、タ
ーゲットデバイスによりリトライ（Ｒｅｔｒｙ）サイク
ルが起動された場合、マスタデバイスは、リトライサイ
クルが起動されたときと同じアドレス、コマンド、バイ
トイネーブルで再度同じサイクルを起動することになっ
ている。
下、Ｒｅｖ２．１仕様と言う）以降では、遅延トランザ
クション（Ｄｅｌａｙｅｄ Ｔｒａｎｓａｃｔｉｏｎ）
サイクルが追加定義されており、従って、Ｒｅｖ２．１
以降に対応するデバイスでは、遅延トランザクションへ
の対応が必要である。また、Ｒｅｖ２．１仕様では、タ
ーゲットデバイスによりリトライ（Ｒｅｔｒｙ）サイク
ルが起動された場合、マスタデバイスは、リトライサイ
クルが起動されたときと同じアドレス、コマンド、バイ
トイネーブルで再度同じサイクルを起動することになっ
ている。
【０００３】一方、ＰＣＩバス仕様Ｒｅｖ２．０（以
下、Ｒｅｖ２．０仕様）までにおいては、リトライサイ
クル時のアドレス、コマンド、バイトイネーブルに関す
る仕様はなく、次のサイクルで変更することが可能であ
った。
下、Ｒｅｖ２．０仕様）までにおいては、リトライサイ
クル時のアドレス、コマンド、バイトイネーブルに関す
る仕様はなく、次のサイクルで変更することが可能であ
った。
【０００４】図４は、ＰＣＩバス５０とローカルバス５
９とを接続する従来のブリッジデバイス５を示すもので
ある。図４において、ＰＣＩマスタデバイス１は、ＰＣ
Ｉバス５０に接続され、ローカルバスデバイス９は、ロ
ーカルバス５９に接続されている。そしてブリッジデバ
イス５は、ＰＣＩバス５０とローカルバス５９とを接続
している。
９とを接続する従来のブリッジデバイス５を示すもので
ある。図４において、ＰＣＩマスタデバイス１は、ＰＣ
Ｉバス５０に接続され、ローカルバスデバイス９は、ロ
ーカルバス５９に接続されている。そしてブリッジデバ
イス５は、ＰＣＩバス５０とローカルバス５９とを接続
している。
【０００５】このブリッジデバイス５は、ＰＣＩバスイ
ンタフェース５１と、ローカルバスインタフェース５８
と、データレジスタ５２と、アドレス／バイトイネーブ
ル／コマンドレジスタ５３と、遅延トランザクションイ
ネーブルレジスタ５４と、クロックカウンタ５６とから
構成されている。ＰＣＩバスインタフェース５１は、上
述のマスタデバイス１からのサイクルを受けて動作する
回路である。また、マスタデバイス１は、ＰＣＩバスイ
ンタフェース５１を介して遅延トランザクションイネー
ブルレジスタ５４の内容を設定することができる。
ンタフェース５１と、ローカルバスインタフェース５８
と、データレジスタ５２と、アドレス／バイトイネーブ
ル／コマンドレジスタ５３と、遅延トランザクションイ
ネーブルレジスタ５４と、クロックカウンタ５６とから
構成されている。ＰＣＩバスインタフェース５１は、上
述のマスタデバイス１からのサイクルを受けて動作する
回路である。また、マスタデバイス１は、ＰＣＩバスイ
ンタフェース５１を介して遅延トランザクションイネー
ブルレジスタ５４の内容を設定することができる。
【０００６】次に、動作例について図５〜７のシーケン
スチャートを用いて説明する。図５〜７において、縦軸
は時間を表しており、図の上から下に時間が経過してい
る。
スチャートを用いて説明する。図５〜７において、縦軸
は時間を表しており、図の上から下に時間が経過してい
る。
【０００７】まず、遅延トランザクションイネーブルレ
ジスタ５４の内容が、ディセーブル（Ｄｉｓａｂｌｅ）
状態の場合の処理を図５に基づいて説明する。マスタデ
バイス１が起動した第１リードサイクル１０は、ＰＣＩ
バスインタフェース５１で受け付けられる。このときア
ドレス／バイトイネーブル／コマンドレジスタ５３にア
ドレス、バイトイネーブル及びコマンドが蓄積される。
ジスタ５４の内容が、ディセーブル（Ｄｉｓａｂｌｅ）
状態の場合の処理を図５に基づいて説明する。マスタデ
バイス１が起動した第１リードサイクル１０は、ＰＣＩ
バスインタフェース５１で受け付けられる。このときア
ドレス／バイトイネーブル／コマンドレジスタ５３にア
ドレス、バイトイネーブル及びコマンドが蓄積される。
【０００８】次に、ＰＣＩバスインタフェース５１は、
ローカルバスインタフェース５８に対してローカルバス
５９へサイクルを起動するように指示する。これを受け
てローカルバスインタフェース５８は、ローカルバス５
９を介してローカルバスデバイス９のサイクルを起動す
る。これは図５において、第１リードサイクル３０に相
当するものである。
ローカルバスインタフェース５８に対してローカルバス
５９へサイクルを起動するように指示する。これを受け
てローカルバスインタフェース５８は、ローカルバス５
９を介してローカルバスデバイス９のサイクルを起動す
る。これは図５において、第１リードサイクル３０に相
当するものである。
【０００９】次に、ローカルバスデバイス９内部でデー
タの準備が完了すると、そのデータはローカルバス５９
を介してローカルバスインタフェース５８に送られる。
これは図５において、第１リードサイクル終了３１に相
当するものである。
タの準備が完了すると、そのデータはローカルバス５９
を介してローカルバスインタフェース５８に送られる。
これは図５において、第１リードサイクル終了３１に相
当するものである。
【００１０】ローカルバスインタフェース５８は、リー
ドしたデータをデータレジスタ５２に格納する。次に、
ローカルバスインタフェース５８は、ＰＣＩバスインタ
フェース５１にローカルバスサイクル終了を知らせる。
これを受けてＰＣＩバスインタフェース５１は、マスタ
デバイス１にデータを転送する。これは図５において、
第１データ転送２１に相当するものである。
ドしたデータをデータレジスタ５２に格納する。次に、
ローカルバスインタフェース５８は、ＰＣＩバスインタ
フェース５１にローカルバスサイクル終了を知らせる。
これを受けてＰＣＩバスインタフェース５１は、マスタ
デバイス１にデータを転送する。これは図５において、
第１データ転送２１に相当するものである。
【００１１】次に、遅延トランザクションイネーブルレ
ジスタ５４の内容が、イネーブル（Ｅｎａｂｌｅ）状態
の場合の処理を図６、図７に基づいて説明する。まず、
リードサイクルのアドレス、バイトイネーブル、コマン
ドが変化しない場合を図６と共に説明する。マスタデバ
イス１が起動した第１リードサイクル１０は、ＰＣＩバ
スインタフェース５１で受け付けられ、アドレス／バイ
トイネーブル／コマンドレジスタ５３にアドレス、バイ
トイネーブル、コマンドが蓄積される。このときクロッ
クカウンタ５６は、クリアされた後、１クロック毎に１
インクリメントされる。
ジスタ５４の内容が、イネーブル（Ｅｎａｂｌｅ）状態
の場合の処理を図６、図７に基づいて説明する。まず、
リードサイクルのアドレス、バイトイネーブル、コマン
ドが変化しない場合を図６と共に説明する。マスタデバ
イス１が起動した第１リードサイクル１０は、ＰＣＩバ
スインタフェース５１で受け付けられ、アドレス／バイ
トイネーブル／コマンドレジスタ５３にアドレス、バイ
トイネーブル、コマンドが蓄積される。このときクロッ
クカウンタ５６は、クリアされた後、１クロック毎に１
インクリメントされる。
【００１２】次に、ＰＣＩバスインタフェース５１は、
ローカルバスインタフェース５８に介してローカルバス
５９に第１リードサイクル開始３０を行うと共に、マス
タデバイス１に対してリトライサイクル２０を起動す
る。これ以降ＰＣＩバスインタフェース５１は、マスタ
デバイス１が起動したリードサイクルに対しては、リト
ライサイクルを起動し続ける。
ローカルバスインタフェース５８に介してローカルバス
５９に第１リードサイクル開始３０を行うと共に、マス
タデバイス１に対してリトライサイクル２０を起動す
る。これ以降ＰＣＩバスインタフェース５１は、マスタ
デバイス１が起動したリードサイクルに対しては、リト
ライサイクルを起動し続ける。
【００１３】次に、ローカルバスデバイス９内部でデー
タの準備が完了すると、そのデータはローカルバス５９
を介してローカルバスインタフェース５８に送られる。
これは図６において、第１リードサイクル終了３１に相
当するものである。これによりローカルバスインタフェ
ース５８は、リードしたデータをデータレジスタ５２に
格納する。次に、ローカルバスインタフェース５８は、
ＰＣＩバスインタフェース５１にローカルバスサイクル
終了を知らせる。
タの準備が完了すると、そのデータはローカルバス５９
を介してローカルバスインタフェース５８に送られる。
これは図６において、第１リードサイクル終了３１に相
当するものである。これによりローカルバスインタフェ
ース５８は、リードしたデータをデータレジスタ５２に
格納する。次に、ローカルバスインタフェース５８は、
ＰＣＩバスインタフェース５１にローカルバスサイクル
終了を知らせる。
【００１４】その後、再びマスタデバイス１が第１リー
ドサイクル１０を起動すると、ＰＣＩバスインタフェー
ス５１は、前に蓄積したアドレス／バイトイネーブル／
コマンドレジスタ５３の内容と、今回起動されたリード
サイクルのアドレス、バイトイネーブル、コマンドとを
比較し、両者が一致すれば、データレジスタ５２のデー
タをマスタデバイス１に転送する。これは図６におい
て、第１データ転送２１に相当するものである。
ドサイクル１０を起動すると、ＰＣＩバスインタフェー
ス５１は、前に蓄積したアドレス／バイトイネーブル／
コマンドレジスタ５３の内容と、今回起動されたリード
サイクルのアドレス、バイトイネーブル、コマンドとを
比較し、両者が一致すれば、データレジスタ５２のデー
タをマスタデバイス１に転送する。これは図６におい
て、第１データ転送２１に相当するものである。
【００１５】次に、リードサイクルのアドレス、バイト
イネーブル、コマンドのうちの一つ以上が変化した場合
について図７と共に説明する。これはマスタデバイス１
がＲｅｖ２．０仕様以前の仕様に準拠している場合であ
り、Ｒｅｖ２．１仕様以降の仕様に準拠したデバイスで
は発生しない。図７の第１リードサイクル１０と第２リ
ードサイクル１１とでは、アドレス、バイトイネーブ
ル、コマンドのうちの一つ以上が変化したことを示して
いる。
イネーブル、コマンドのうちの一つ以上が変化した場合
について図７と共に説明する。これはマスタデバイス１
がＲｅｖ２．０仕様以前の仕様に準拠している場合であ
り、Ｒｅｖ２．１仕様以降の仕様に準拠したデバイスで
は発生しない。図７の第１リードサイクル１０と第２リ
ードサイクル１１とでは、アドレス、バイトイネーブ
ル、コマンドのうちの一つ以上が変化したことを示して
いる。
【００１６】第１リードサイクル終了３１までの動作は
図６と同様に行われるが、この第１リードサイクル３１
終了後に、マスタデバイス１から起動されるサイクルは
第２リードサイクル１１である。
図６と同様に行われるが、この第１リードサイクル３１
終了後に、マスタデバイス１から起動されるサイクルは
第２リードサイクル１１である。
【００１７】アドレス／バイトイネーブル／コマンドレ
ジスタ５３には、第１リードサイクル１０のアドレス、
バイトイネーブル、コマンドが格納されている。従っ
て、このアドレス／バイトイネーブル／コマンドレジス
タ５３の内容と、第２リードサイクル１１のアドレス、
バイトイネーブル、コマンドとは一致しない。そのため
再度リトラサイクルを起動する。これは、次の第２リー
ドサイクル１１が起動され、アドレス／バイトイネーブ
ル／コマンドレジスタ５３の内容と一致するまで、また
はクロックカウンタ５６の内容が２の１５乗に達するま
で繰り返される。
ジスタ５３には、第１リードサイクル１０のアドレス、
バイトイネーブル、コマンドが格納されている。従っ
て、このアドレス／バイトイネーブル／コマンドレジス
タ５３の内容と、第２リードサイクル１１のアドレス、
バイトイネーブル、コマンドとは一致しない。そのため
再度リトラサイクルを起動する。これは、次の第２リー
ドサイクル１１が起動され、アドレス／バイトイネーブ
ル／コマンドレジスタ５３の内容と一致するまで、また
はクロックカウンタ５６の内容が２の１５乗に達するま
で繰り返される。
【００１８】クロックカウンタ５６は、ＰＣＩ仕様書Ｒ
ｅｖ．２．１の５１ページにおける１．Ｄｉｓｃａｒｄ
ｉｎｇ ａ Ｄｅｌａｙｅｄ Ｔｒａｎｓａｃｔｉｏｎ
の節の１４行目に記載されているＤｉｓｃａｒｄ Ｔｉ
ｍｅｒのことである。このクロックカウンタ５６が２の
１５乗に達したときには、ＰＣＩバス５０のクロックが
３３Ｍｈｚの場合は約１ｍｓの時間が経過している。
ｅｖ．２．１の５１ページにおける１．Ｄｉｓｃａｒｄ
ｉｎｇ ａ Ｄｅｌａｙｅｄ Ｔｒａｎｓａｃｔｉｏｎ
の節の１４行目に記載されているＤｉｓｃａｒｄ Ｔｉ
ｍｅｒのことである。このクロックカウンタ５６が２の
１５乗に達したときには、ＰＣＩバス５０のクロックが
３３Ｍｈｚの場合は約１ｍｓの時間が経過している。
【００１９】クロックカウンタ５６が２の１５乗に達し
た場合は、アドレス／バイトイネーブル／コマンドレジ
スタ５３及びデータレジスタ５２の内容を廃棄４０す
る。その後、マスタデバイス１が起動した第２リードサ
イクル１１のアドレス、バイトイネーブル、コマンドが
ＰＣＩバスインタフェース５１によりアドレス／バイト
イネーブル／コマンドレジスタ５３に格納される。
た場合は、アドレス／バイトイネーブル／コマンドレジ
スタ５３及びデータレジスタ５２の内容を廃棄４０す
る。その後、マスタデバイス１が起動した第２リードサ
イクル１１のアドレス、バイトイネーブル、コマンドが
ＰＣＩバスインタフェース５１によりアドレス／バイト
イネーブル／コマンドレジスタ５３に格納される。
【００２０】次に、ＰＣＩバスインタフェース５１は、
ローカルバスインタフェース５８を介してローカルバス
５９に第２リードサイクル開始３２を行うと共に、マス
タデバイス１に対してリトライサイクルを起動する。こ
の後、第１リードサイクル１０のときと同様の動作が繰
り返される。
ローカルバスインタフェース５８を介してローカルバス
５９に第２リードサイクル開始３２を行うと共に、マス
タデバイス１に対してリトライサイクルを起動する。こ
の後、第１リードサイクル１０のときと同様の動作が繰
り返される。
【００２１】
【発明が解決しようとする課題】しかしながら、上記従
来例に示されるコンピュータシステムは、Ｒｅｖ．２．
０仕様以前の仕様に準拠したマスタデバイスが、Ｒｅ
ｖ．２．１仕様以降の仕様に準拠したＰＣＩターゲット
デバイスに対してＰＣＩバスサイクルを起動した場合
に、ターゲットデバイスが遅延トランザクションサイク
ルによりリトライサイクルを起動したとき、マスタデバ
イス１が、次のサイクルでアドレス、バイトイネーブ
ル、コマンドのうちの一つ以上を変化した場合には、タ
ーゲットデバイスが正しいアドレスが出力されるのを待
つために、約１ｍｓの間データの転送が行われなくな
り、このためＰＣＩバス上の転送能力が著しく低下し、
場合によってはデータを転送できず、データが消失して
しまう等の問題があった。
来例に示されるコンピュータシステムは、Ｒｅｖ．２．
０仕様以前の仕様に準拠したマスタデバイスが、Ｒｅ
ｖ．２．１仕様以降の仕様に準拠したＰＣＩターゲット
デバイスに対してＰＣＩバスサイクルを起動した場合
に、ターゲットデバイスが遅延トランザクションサイク
ルによりリトライサイクルを起動したとき、マスタデバ
イス１が、次のサイクルでアドレス、バイトイネーブ
ル、コマンドのうちの一つ以上を変化した場合には、タ
ーゲットデバイスが正しいアドレスが出力されるのを待
つために、約１ｍｓの間データの転送が行われなくな
り、このためＰＣＩバス上の転送能力が著しく低下し、
場合によってはデータを転送できず、データが消失して
しまう等の問題があった。
【００２２】本発明は、上記の問題を解決するためにな
されたもので、リトライサイクルによってデータの転送
が行われなくなる時間をなくし、ＰＣＩバスの転送能力
を向上させるコンピュータシステム及びそのプログラム
を記憶した記憶媒体を提供することを目的とする。
されたもので、リトライサイクルによってデータの転送
が行われなくなる時間をなくし、ＰＣＩバスの転送能力
を向上させるコンピュータシステム及びそのプログラム
を記憶した記憶媒体を提供することを目的とする。
【００２３】
【課題を解決するための手段】前記課題を解決するため
に、請求項１記載の発明は、マスタデバイスにより起動
されるリードサイクルに応じてマスタデバイスに対して
リトライサイクルを起動すると共にローカルバスに対し
てリードサイクル開始を起動する起動手段と、リードサ
イクルによるアドレス、バイトイネーブル、コマンドを
格納する格納手段と、ローカルバスからのデータを入力
してマスタデバイスに転送する転送手段と、リードサイ
クルによるアドレス、バイトイネーブル、コマンドのう
ちの少なくとも１つが変更されたとき、所定時間経過後
に格納手段に格納された内容を廃棄させると共に変更さ
れたアドレス、バイトイネーブル、コマンドのうちの少
なくとも１つで更新する更新手段とを有することを特徴
とする。
に、請求項１記載の発明は、マスタデバイスにより起動
されるリードサイクルに応じてマスタデバイスに対して
リトライサイクルを起動すると共にローカルバスに対し
てリードサイクル開始を起動する起動手段と、リードサ
イクルによるアドレス、バイトイネーブル、コマンドを
格納する格納手段と、ローカルバスからのデータを入力
してマスタデバイスに転送する転送手段と、リードサイ
クルによるアドレス、バイトイネーブル、コマンドのう
ちの少なくとも１つが変更されたとき、所定時間経過後
に格納手段に格納された内容を廃棄させると共に変更さ
れたアドレス、バイトイネーブル、コマンドのうちの少
なくとも１つで更新する更新手段とを有することを特徴
とする。
【００２４】請求項２記載の発明は、請求項１記載の発
明において、起動手段は、更新手段により更新した後に
リトライサイクルを行わないことを特徴とする。
明において、起動手段は、更新手段により更新した後に
リトライサイクルを行わないことを特徴とする。
【００２５】請求項３記載の発明は、請求項１記載の発
明において、所定時間を設定する設定手段を有すること
を特徴とする。
明において、所定時間を設定する設定手段を有すること
を特徴とする。
【００２６】請求項４記載の発明は、請求項１記載の発
明において、更新手段は、変更があったときマスタデバ
イスがＰＣＩ仕様Ｒｅｖ．２．０以前の仕様に準拠する
ものであると判定することを特徴とする。
明において、更新手段は、変更があったときマスタデバ
イスがＰＣＩ仕様Ｒｅｖ．２．０以前の仕様に準拠する
ものであると判定することを特徴とする。
【００２７】請求項５記載の発明は、請求項１記載の発
明において、マスタデバイスと起動手段とは、ＰＣＩバ
スを介して接続されていることを特徴とする。
明において、マスタデバイスと起動手段とは、ＰＣＩバ
スを介して接続されていることを特徴とする。
【００２８】請求項６記載の発明は、マスタデバイスに
より起動されるリードサイクルに応じてマスタデバイス
に対してリトライサイクルを起動する処理と、ローカル
バスに対してリードサイクル開始を起動する処理と、リ
ードサイクルによるアドレス、バイトイネーブル、コマ
ンドを格納する処理と、ローカルバスからのデータを入
力してマスタデバイスに転送する処理と、リードサイク
ルによるアドレス、バイトイネーブル、コマンドのうち
の少なくとも１つが変更されたとき、所定時間経過後に
格納した内容を廃棄させると共に変更されたアドレス、
バイトイネーブル、コマンドのうちの少なくとも１つで
更新する処理とを実行するプログラムを記憶しているこ
とを特徴とする。
より起動されるリードサイクルに応じてマスタデバイス
に対してリトライサイクルを起動する処理と、ローカル
バスに対してリードサイクル開始を起動する処理と、リ
ードサイクルによるアドレス、バイトイネーブル、コマ
ンドを格納する処理と、ローカルバスからのデータを入
力してマスタデバイスに転送する処理と、リードサイク
ルによるアドレス、バイトイネーブル、コマンドのうち
の少なくとも１つが変更されたとき、所定時間経過後に
格納した内容を廃棄させると共に変更されたアドレス、
バイトイネーブル、コマンドのうちの少なくとも１つで
更新する処理とを実行するプログラムを記憶しているこ
とを特徴とする。
【００２９】請求項７記載の発明は、請求項６記載の発
明において、更新する処理によって処理された後、リト
ライサイクルを停止させる処理を有することを特徴とす
る。
明において、更新する処理によって処理された後、リト
ライサイクルを停止させる処理を有することを特徴とす
る。
【００３０】請求項８記載の発明は、請求項６記載の発
明において、所定時間を設定する処理を有することを特
徴とする。
明において、所定時間を設定する処理を有することを特
徴とする。
【００３１】
【発明の実施の形態】次に、本発明の実施の形態を添付
図面に基づいて詳細に説明する。図１は、本発明による
コンピュータシステムの第１の実施形態を示すブロック
図であり、従来の構成を示す図４と対応する部分には同
一番号を付してある。
図面に基づいて詳細に説明する。図１は、本発明による
コンピュータシステムの第１の実施形態を示すブロック
図であり、従来の構成を示す図４と対応する部分には同
一番号を付してある。
【００３２】図１において、本発明の第１の実施形態で
あるコンピュータシステムは、ＰＣＩバスマスタデバイ
スと１、ブリッジデバイス５と、ローカルバスデバイス
９と、ＰＣＩバス５０と、ＰＣＩバスインタフェース５
１と、データレジスタ５２と、アドレス／バイトイネー
ブル／コマンドレジスタ５３と、遅延トランザクション
イネーブルレジスタ５４と、検出値設定レジスタ５５
と、クロックカウンタ５６と、検出部５７と、ローカル
バスインタフェース５８と、ローカルバス５９とにより
構成される。
あるコンピュータシステムは、ＰＣＩバスマスタデバイ
スと１、ブリッジデバイス５と、ローカルバスデバイス
９と、ＰＣＩバス５０と、ＰＣＩバスインタフェース５
１と、データレジスタ５２と、アドレス／バイトイネー
ブル／コマンドレジスタ５３と、遅延トランザクション
イネーブルレジスタ５４と、検出値設定レジスタ５５
と、クロックカウンタ５６と、検出部５７と、ローカル
バスインタフェース５８と、ローカルバス５９とにより
構成される。
【００３３】次に、本発明の第１の実施形態における動
作例について説明する。遅延トランザクションイネーブ
ルレジスタ５４の内容が、ディセーブル（Ｄｉｓａｂｌ
ｅ）状態の場合の処理は図５に示される従来のコンピュ
ータシステムと同様に行われる。また、第１リードサイ
クル終了３１の後に、マスタデバイス１から再び第１リ
ードサイクル１０が起動された場合の動作も図６の従来
のものと同様に行われる。
作例について説明する。遅延トランザクションイネーブ
ルレジスタ５４の内容が、ディセーブル（Ｄｉｓａｂｌ
ｅ）状態の場合の処理は図５に示される従来のコンピュ
ータシステムと同様に行われる。また、第１リードサイ
クル終了３１の後に、マスタデバイス１から再び第１リ
ードサイクル１０が起動された場合の動作も図６の従来
のものと同様に行われる。
【００３４】次に、遅延トランザクションイネーブルレ
ジスタ５４の内容が、イネーブル（Ｅｎａｂｌｅ）状態
で、第１リードサイクル終了３１の後に、マスタデバイ
ス１から第２リードサイクル１１が起動された場合の動
作例を図２に基づいて説明する。
ジスタ５４の内容が、イネーブル（Ｅｎａｂｌｅ）状態
で、第１リードサイクル終了３１の後に、マスタデバイ
ス１から第２リードサイクル１１が起動された場合の動
作例を図２に基づいて説明する。
【００３５】マスタデバイス１が起動した第１リードサ
イクル１０は、ＰＣＩバスインタフェース５１で受け付
けられ、アドレス／バイトイネーブル／コマンドレジス
タ５３にアドレス、バイトイネーブル、コマンドが蓄積
される。このときクロックカウンタ５６はクリアされた
後、１クロック毎に１インクリメントされる。
イクル１０は、ＰＣＩバスインタフェース５１で受け付
けられ、アドレス／バイトイネーブル／コマンドレジス
タ５３にアドレス、バイトイネーブル、コマンドが蓄積
される。このときクロックカウンタ５６はクリアされた
後、１クロック毎に１インクリメントされる。
【００３６】次に、ＰＣＩバスインタフェース５１は、
ローカルバスインタフェース５８を介してローカルバス
５９に第１リードサイクル開始３０を行うと共に、マス
タデバイス１に対してリトライサイクル２０を起動す
る。これ以降ＰＣＩバスインタフェース５１は、マスタ
デバイス１が起動したリードサイクルに対してはリトラ
イサイクルを起動し続ける。
ローカルバスインタフェース５８を介してローカルバス
５９に第１リードサイクル開始３０を行うと共に、マス
タデバイス１に対してリトライサイクル２０を起動す
る。これ以降ＰＣＩバスインタフェース５１は、マスタ
デバイス１が起動したリードサイクルに対してはリトラ
イサイクルを起動し続ける。
【００３７】ローカルバスデバイス９は、次にローカル
バスデバイス９内部でデータの準備が完了すると、第１
リードサイクル終了３１を実施する。これによりリード
されたデータはデータレジスタ５２に格納される。次
に、ローカルバスインタフェース５８は、ＰＣＩバスイ
ンタフェース５１にローカルバスサイクル終了を知らせ
る。
バスデバイス９内部でデータの準備が完了すると、第１
リードサイクル終了３１を実施する。これによりリード
されたデータはデータレジスタ５２に格納される。次
に、ローカルバスインタフェース５８は、ＰＣＩバスイ
ンタフェース５１にローカルバスサイクル終了を知らせ
る。
【００３８】その後、マスタデバイス１が第２リードサ
イクル１１を起動すると、ＰＣＩバスインタフェース５
１は、前に蓄積したアドレス／バイトイネーブル／コマ
ンドレジスタ５３の内容と、今回起動されたリードサイ
クルのアドレス、バイトイネーブル、コマンドとを比較
する。しかし、このときアドレス／バイトイネーブル／
コマンドレジスタ５３には、第１リードサイクル１０の
アドレス、バイトイネーブル、コマンドが格納されてい
るので、両者は一致しない。このため再びリトライサイ
クルが起動される。
イクル１１を起動すると、ＰＣＩバスインタフェース５
１は、前に蓄積したアドレス／バイトイネーブル／コマ
ンドレジスタ５３の内容と、今回起動されたリードサイ
クルのアドレス、バイトイネーブル、コマンドとを比較
する。しかし、このときアドレス／バイトイネーブル／
コマンドレジスタ５３には、第１リードサイクル１０の
アドレス、バイトイネーブル、コマンドが格納されてい
るので、両者は一致しない。このため再びリトライサイ
クルが起動される。
【００３９】これはリードサイクルのアドレス、バイト
イネーブル、コマンドがアドレス／バイトイネーブル／
コマンドレジスタ５３の内容と一致するまで、またはク
ロックカウンタ５６の内容が２の１５乗に達するまで、
またはクロックカウンタ５６の内容と検出値設定レジス
タ５５の内容とが一致するまで繰り返される。
イネーブル、コマンドがアドレス／バイトイネーブル／
コマンドレジスタ５３の内容と一致するまで、またはク
ロックカウンタ５６の内容が２の１５乗に達するまで、
またはクロックカウンタ５６の内容と検出値設定レジス
タ５５の内容とが一致するまで繰り返される。
【００４０】ここで、クロックカウンタ５６の内容が２
の１５乗に達するまでは、クロックが３３Ｍｈｚの場合
約１ｍｓの時間が必要であるが、検出値設定レジスタ５
５の内容を２の１５乗より小さな値にすることにより、
上記時間を短縮することができる。
の１５乗に達するまでは、クロックが３３Ｍｈｚの場合
約１ｍｓの時間が必要であるが、検出値設定レジスタ５
５の内容を２の１５乗より小さな値にすることにより、
上記時間を短縮することができる。
【００４１】クロックカウンタ５６の内容が２の１５乗
に達したとき、またはクロックカウンタ５６の内容と検
出値設定レジスタ５５の内容とが一致したことを検出部
５７が検出したときは、アドレス／バイトイネーブル／
コマンドレジスタ５３およびデータレジスタ５２の内容
を廃棄４０する。このとき本実施形態では、検出部５７
は、遅延トランザクションイネーブルレジスタ５４をデ
ィセーブル状態に変更する。
に達したとき、またはクロックカウンタ５６の内容と検
出値設定レジスタ５５の内容とが一致したことを検出部
５７が検出したときは、アドレス／バイトイネーブル／
コマンドレジスタ５３およびデータレジスタ５２の内容
を廃棄４０する。このとき本実施形態では、検出部５７
は、遅延トランザクションイネーブルレジスタ５４をデ
ィセーブル状態に変更する。
【００４２】マスタデバイス１が起動した次の第２リー
ドサイクル１１では、遅延トランザクションイネーブル
レジスタ５４がディセーブル状態のため、遅延トランザ
クションは起動されない。そして第２リードサイクル開
始３２、第２リードサイクル終了３３の後に、速やかに
第２データ転送２２が行われる。また、第３リードサイ
クル１２についても同様に行われる。
ドサイクル１１では、遅延トランザクションイネーブル
レジスタ５４がディセーブル状態のため、遅延トランザ
クションは起動されない。そして第２リードサイクル開
始３２、第２リードサイクル終了３３の後に、速やかに
第２データ転送２２が行われる。また、第３リードサイ
クル１２についても同様に行われる。
【００４３】本実施形態によれば、アドレス、バイトイ
ネーブル、コマンドのうちの少なくとも１つが変更され
た場合、検出部５７がクロックカウンタ５６の内容と検
出値設定レジスタ５５の内容とが一致したことを検出し
たときに、マスタデバイス１がＲｅｖ．２．０仕様以前
に準拠したデバイスであると認識し、その後は遅延トラ
ンザクションを起動せずにターゲットデバイスもＲｅ
ｖ．２．０仕様以前の仕様で動作するため、リトライサ
イクルによって不用意にデータを転送できない時間が発
生することがない。
ネーブル、コマンドのうちの少なくとも１つが変更され
た場合、検出部５７がクロックカウンタ５６の内容と検
出値設定レジスタ５５の内容とが一致したことを検出し
たときに、マスタデバイス１がＲｅｖ．２．０仕様以前
に準拠したデバイスであると認識し、その後は遅延トラ
ンザクションを起動せずにターゲットデバイスもＲｅ
ｖ．２．０仕様以前の仕様で動作するため、リトライサ
イクルによって不用意にデータを転送できない時間が発
生することがない。
【００４４】また、検出値設定レジスタ５５の内容を変
更することにより、検出までの時間を任意に設定するこ
とができる。
更することにより、検出までの時間を任意に設定するこ
とができる。
【００４５】次に、本発明の第２の実施形態を図３に基
づいて説明する。図３は、図１に示される本発明の第１
の実施形態に、さらに割り込み生成部６０を追加したも
のである。
づいて説明する。図３は、図１に示される本発明の第１
の実施形態に、さらに割り込み生成部６０を追加したも
のである。
【００４６】次に、遅延トランザクションイネーブルレ
ジスタ５４がイネーブル状態で、第１リードサイクル終
了３１の後に、マスタデバイス１から第２リードサイク
ル１１が起動された場合の動作について図２を用いて説
明する。第１リードサイクル終了３１までの動作は第１
の実施形態と同様に行われ、リードされたデータはデー
タレジスタ５２に格納される。
ジスタ５４がイネーブル状態で、第１リードサイクル終
了３１の後に、マスタデバイス１から第２リードサイク
ル１１が起動された場合の動作について図２を用いて説
明する。第１リードサイクル終了３１までの動作は第１
の実施形態と同様に行われ、リードされたデータはデー
タレジスタ５２に格納される。
【００４７】次に、ローカルバスインタフェース５８
は、ＰＣＩバスインタフェース５１にローカルバスサイ
クル終了を知らせる。その後、マスタデバイス１が第２
リードサイクル１１を起動すると、ＰＣＩバスインタフ
ェース５１は、前に蓄積したアドレス／バイトイネーブ
ル／コマンドレジスタ５３の内容と、今回起動されたリ
ードサイクルのアドレス、バイトイネーブル、コマンド
とを比較する。しかし、このときアドレス／バイトイネ
ーブル／コマンドレジスタ５３には、第１リードサイク
ル１０のアドレス、バイトイネーブル、コマンドが格納
されているので、両者は一致しない。このため再びリト
ライサイクルが起動される。
は、ＰＣＩバスインタフェース５１にローカルバスサイ
クル終了を知らせる。その後、マスタデバイス１が第２
リードサイクル１１を起動すると、ＰＣＩバスインタフ
ェース５１は、前に蓄積したアドレス／バイトイネーブ
ル／コマンドレジスタ５３の内容と、今回起動されたリ
ードサイクルのアドレス、バイトイネーブル、コマンド
とを比較する。しかし、このときアドレス／バイトイネ
ーブル／コマンドレジスタ５３には、第１リードサイク
ル１０のアドレス、バイトイネーブル、コマンドが格納
されているので、両者は一致しない。このため再びリト
ライサイクルが起動される。
【００４８】これはリードサイクルのアドレス、バイト
イネーブル、コマンドがアドレス／バイトイネーブル／
コマンドレジスタ５３の内容と一致するまで、またはク
ロックカウンタ５６の内容が２の１５乗に達するまで、
またはクロックカウンタ５６の内容と検出値設定レジス
タ５５の内容とが一致するまで繰り返される。
イネーブル、コマンドがアドレス／バイトイネーブル／
コマンドレジスタ５３の内容と一致するまで、またはク
ロックカウンタ５６の内容が２の１５乗に達するまで、
またはクロックカウンタ５６の内容と検出値設定レジス
タ５５の内容とが一致するまで繰り返される。
【００４９】前述したように、クロックカウンタ５６の
内容が２の１５乗に達するまでは、クロックが３３Ｍｈ
ｚの場合約１ｍｓの時間が必要であるが、検出値設定レ
ジスタ５５の内容を２の１５乗より小さな値にすること
により、上記時間を短縮することができる。
内容が２の１５乗に達するまでは、クロックが３３Ｍｈ
ｚの場合約１ｍｓの時間が必要であるが、検出値設定レ
ジスタ５５の内容を２の１５乗より小さな値にすること
により、上記時間を短縮することができる。
【００５０】クロックカウンタ５６の内容が２の１５乗
に達したとき、またはクロックカウンタ５６の内容と検
出値設定レジスタ５５の内容とが一致したことを検出部
５７が検出したときは、検出されたことが割り込み生成
部６０に伝えられる。これにより割り込み生成部６０は
割り込み要求信号６１を出力する。この割り込み処理に
より、ＰＣＩバスインタフェース５１を介して遅延トラ
ンザクションイネーブルレジスタ５４の内容をディセー
ブル状態に設定する。マスタデバイス１が起動した次の
第２リードサイクル１１では、遅延トランザクションイ
ネーブルレジスタ５４はディセーブル状態の動作を行
う。
に達したとき、またはクロックカウンタ５６の内容と検
出値設定レジスタ５５の内容とが一致したことを検出部
５７が検出したときは、検出されたことが割り込み生成
部６０に伝えられる。これにより割り込み生成部６０は
割り込み要求信号６１を出力する。この割り込み処理に
より、ＰＣＩバスインタフェース５１を介して遅延トラ
ンザクションイネーブルレジスタ５４の内容をディセー
ブル状態に設定する。マスタデバイス１が起動した次の
第２リードサイクル１１では、遅延トランザクションイ
ネーブルレジスタ５４はディセーブル状態の動作を行
う。
【００５１】尚、上記各実施形態によるコンピュータシ
ステムの動作のための処理は、このコンピュータシステ
ムのＣＰＵにより行われるが、このＣＰＵの上記処理を
実行させるためのプログラムを格納するためのメモリ
は、本発明による記憶媒体を構成する。従って、ＣＰＵ
が上記プログラムを実行することにより本発明の目的を
達成することができる。
ステムの動作のための処理は、このコンピュータシステ
ムのＣＰＵにより行われるが、このＣＰＵの上記処理を
実行させるためのプログラムを格納するためのメモリ
は、本発明による記憶媒体を構成する。従って、ＣＰＵ
が上記プログラムを実行することにより本発明の目的を
達成することができる。
【００５２】また、本発明の実施形態における記憶媒体
としては、光ディスク、光磁気ディスク、半導体メモ
リ、磁気記憶媒体等を用いてよい。
としては、光ディスク、光磁気ディスク、半導体メモ
リ、磁気記憶媒体等を用いてよい。
【００５３】
【発明の効果】以上の説明より明らかなように、本発明
のコンピュータシステム及びそのプログラムを記憶した
記憶媒体によれば、リトライサイクルによりデータが転
送できなくなる時間を短縮することができる。このため
リトライサイクルを行っても転送能力が低下することが
なく、データが消失してしまうようなことも防ぐことが
でき、また、データの内容等に応じて上記時間を適切に
設定することもできる。
のコンピュータシステム及びそのプログラムを記憶した
記憶媒体によれば、リトライサイクルによりデータが転
送できなくなる時間を短縮することができる。このため
リトライサイクルを行っても転送能力が低下することが
なく、データが消失してしまうようなことも防ぐことが
でき、また、データの内容等に応じて上記時間を適切に
設定することもできる。
【図１】本発明の第１の実施形態によるコンピュータシ
ステムのブロック図である。
ステムのブロック図である。
【図２】本発明の実施形態による遅延トランザクション
処理を示すシーケンスチャートである。
処理を示すシーケンスチャートである。
【図３】本発明の第２の実施形態によるコンピュータシ
ステムのブロック図である。
ステムのブロック図である。
【図４】従来のコンピュータシステムのブロック図であ
る。
る。
【図５】従来の遅延トランザクションを行わない場合の
処理を示すシーケンスチャートである。
処理を示すシーケンスチャートである。
【図６】従来の遅延トランザクションを行う場合の一般
的処理を示すシーケンスチャートである。
的処理を示すシーケンスチャートである。
【図７】従来の遅延トランザクション処理を示すシーケ
ンスチャートである。
ンスチャートである。
１ ＰＣＩバスマスタデバイス ５ ブリッジデバイス ９ ローカルバスデバイス ５０ ＰＣＩバス ５１ ＰＣＩバスインタフェース ５２ データレジスタ ５３ アドレス／バイトイネーブル／コマンドレジスタ ５４ 遅延トランザクションイネーブルレジスタ ５５ 検出値設定レジスタ ５６ クロックカウンタ ５７ 検出部 ５８ ローカルバスインタフェース ５９ ローカルバス ６０ 割り込み生成部
Claims (8)
- 【請求項１】 マスタデバイスにより起動されるリード
サイクルに応じて前記マスタデバイスに対してリトライ
サイクルを起動すると共にローカルバスに対してリード
サイクル開始を起動する起動手段と、 前記リードサイクルによるアドレス、バイトイネーブ
ル、コマンドを格納する格納手段と、 前記ローカルバスからのデータを入力して前記マスタデ
バイスに転送する転送手段と、 前記リードサイクルによるアドレス、バイトイネーブ
ル、コマンドのうちの少なくとも１つが変更されたと
き、所定時間経過後に前記格納手段に格納された内容を
廃棄させると共に前記変更されたアドレス、バイトイネ
ーブル、コマンドのうちの少なくとも１つで更新する更
新手段とを有することを特徴とするコンピュータシステ
ム。 - 【請求項２】 前記起動手段は、前記更新手段により更
新した後に前記リトライサイクルを行わないことを特徴
とする請求項１記載のコンピュータシステム。 - 【請求項３】 前記所定時間を設定する設定手段を有す
ることを特徴とする請求項１記載のコンピュータシステ
ム。 - 【請求項４】 前記更新手段は、前記変更があったとき
前記マスタデバイスがＰＣＩ仕様Ｒｅｖ．２．０以前の
仕様に準拠するものであると判定することを特徴とする
請求項１記載のコンピュータシステム。 - 【請求項５】 前記マスタデバイスと前記起動手段と
は、ＰＣＩバスを介して接続されていることを特徴とす
る請求項１記載のコンピュータシステム。 - 【請求項６】 マスタデバイスにより起動されるリード
サイクルに応じて前記マスタデバイスに対してリトライ
サイクルを起動する処理と、 前記ローカルバスに対してリードサイクル開始を起動す
る処理と、 前記リードサイクルによるアドレス、バイトイネーブ
ル、コマンドを格納する処理と、 前記ローカルバスからのデータを入力して前記マスタデ
バイスに転送する処理と、 前記リードサイクルによるアドレス、バイトイネーブ
ル、コマンドのうちの少なくとも１つが変更されたと
き、所定時間経過後に前記格納した内容を廃棄させると
共に前記変更されたアドレス、バイトイネーブル、コマ
ンドのうちの少なくとも１つで更新する処理とを実行す
るプログラムを記憶していることを特徴とするプログラ
ムを記憶した記憶媒体。 - 【請求項７】 前記更新する処理によって処理された
後、前記リトライサイクルを停止させる処理を有するこ
とを特徴とする請求項６記載のプログラムを記憶した記
憶媒体。 - 【請求項８】 前記所定時間を設定する処理を有するこ
とを特徴とする請求項６記載のプログラムを記憶した記
憶媒体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23406998A JP3173470B2 (ja) | 1998-08-20 | 1998-08-20 | コンピュータシステム及びそのプログラムを記憶した記憶媒体 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23406998A JP3173470B2 (ja) | 1998-08-20 | 1998-08-20 | コンピュータシステム及びそのプログラムを記憶した記憶媒体 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000066993A true JP2000066993A (ja) | 2000-03-03 |
| JP3173470B2 JP3173470B2 (ja) | 2001-06-04 |
Family
ID=16965114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23406998A Expired - Fee Related JP3173470B2 (ja) | 1998-08-20 | 1998-08-20 | コンピュータシステム及びそのプログラムを記憶した記憶媒体 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3173470B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7185137B2 (en) | 2001-10-01 | 2007-02-27 | Matsushita Electric Industrial Co., Ltd. | Bus bridge with stored controlling relay information |
-
1998
- 1998-08-20 JP JP23406998A patent/JP3173470B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7185137B2 (en) | 2001-10-01 | 2007-02-27 | Matsushita Electric Industrial Co., Ltd. | Bus bridge with stored controlling relay information |
| US7360009B2 (en) | 2001-10-01 | 2008-04-15 | Matsushita Electric Industrial Co., Ltd. | Data transfer apparatus for limiting read data by a bus bridge with relay information |
| US7516262B2 (en) | 2001-10-01 | 2009-04-07 | Panasonic Corporation | Data transfer apparatus with control of buses to enable reading of predetermined data sizes |
| US7685353B2 (en) | 2001-10-01 | 2010-03-23 | Panasonic Corporation | Data transfer apparatus with control of buses to optimize different size data transfers |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3173470B2 (ja) | 2001-06-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010227 |
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