JPH04264654A - バス制御装置及び方法 - Google Patents

バス制御装置及び方法

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JPH04264654A
JPH04264654A JP4538591A JP4538591A JPH04264654A JP H04264654 A JPH04264654 A JP H04264654A JP 4538591 A JP4538591 A JP 4538591A JP 4538591 A JP4538591 A JP 4538591A JP H04264654 A JPH04264654 A JP H04264654A
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JP
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instruction
response
data
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JP4538591A
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Toshiyuki Muta
俊之 牟田
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Fujitsu Ltd
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Fujitsu Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明はバスの効率的使用のため
のバス制御装置及び方法に係り、特に、上位装置からの
内部処理の指示に対し正常応答、異常応答またはリトラ
イ応答を行い、指示に応じた処理を各々低速または高速
に行う一または二以上の、低速下位装置及び高速下位装
置と、下位装置に対する内部処理の指示を送信元を明ら
かにして行い、リトライ応答があった場合にはバスを開
放した後、改めてバス調停により再度バスサイクルを起
動することができる一または二以上の上位装置、が接続
されたバスについての制御を行うバス制御装置及び方法
に関する。
【0002】近年、半導体技術の向上に伴い、小規模の
処理装置でも高速処理を実現できるようになってきた。 半導体技術の向上は、高周波数動作の実現の方向と高集
積化(大容量化)の方向にある。このような状況下従来
の手法による情報処理装置の設計では、半導体素子の性
能を最大限に引き出せない。具体的にはマイクロプロセ
ッサの高速化が挙げられる。マイクロプロセッサが高速
になったことで、バス、主記憶、I/O等とのスピード
差が大きくなり、マイクロプロセッサ内の内部処理が非
常に高速なのに、外部バスサイクルが遅く全体に占める
時間が大きくなり、性能に対するインパクトが非常に大
きくなる。中でも、バスの高速化、効率的な使用は最も
重要な目標の一つである。
【0003】
【従来の技術】従来、図8に示すように、高速スレーブ
82または低速スレーブ83に対するアクセス等の指示
を行う一または二以上の高速マスタA,B80,81と
、高速マスタA,B80,81からの指示に応じて処理
を低速または高速に行う一または二以上の、低速スレー
ブ83及び高速スレーブ82と、が接続されたバス上で
データの伝送の制御を行うバス上のデータ伝送制御方式
があった。また、図9には、従来例に係る処理のタイム
チャートを示す。同図に示すように、本例では、高速マ
スタA80から低速スレーブ83に対するアクセスを行
うためのバス要求を行うBR−A信号が出力されると、
当該バスの調停制御部によりバスの占有の許可を与える
BG−A信号が出力され、マスタAにバス占有権が与え
られると、その間、他のマスタB81またはマスタCか
らバスの占有を要求する信号が出力されても、当該信号
に関する処理が行われることはない。
【0004】
【発明が解決しようとする課題】ところで、以上説明し
たように、高速マスタA80が低速スレーブ83をアク
セスしている間には、高速マスタB81は、高速スレー
ブ82をアクセスすることができない。これはバス構成
をとるシステムの宿命であり、バスを介して複数の装置
間同士での通信を行うことはできないからである。その
際、高速マスタ及び高速スレーブと低速スレーブのスピ
ード差が、従来のように小さい場合には、後続のアクセ
スを待たせても、その待ち時間は許容範囲内であった。 しかし、今日、高速マスタの性能が飛躍的に向上すると
、その待ち時間はシステムの性能を議論する上で無視で
きない重要な要素になってきている。
【0005】そこで、本発明はある上位装置が低速下位
装置をアクセス(内部処理指示)中でも、他の上位装置
がアクセス中の下位装置を除く他の下位装置をアクセス
することができるようにして待ち時間を最小限にして、
効率良くバスを利用することができるバス制御装置及び
方法を提供することを目的としてなされたものである。
【0006】
【課題を解決するための手段】以上の技術的課題を解決
するため、第一の発明は第1図に示すように、上位装置
100i からの内部処理の指示に対し正常応答、異常
応答またはリトライ応答を行い、指示に応じた処理を各
々低速または高速に行う一または二以上の、低速下位装
置400k 及び高速下位装置300j と、下位装置
300j ,400k に対する内部処理の指示を送信
元を明らかにして行い、リトライ応答があった場合には
バスを開放した後、改めてバス調停により再度バスサイ
クルを起動することができる一または二以上の上位装置
100i と、が接続されたバス200についての制御
を行うバス制御方式において、現在、当該下位装置40
0k が内部処理を行っているか否か、及びどの上位装
置からの指示により行っているかを示す内部処理状況デ
ータを保持する内部処理状況データ保持部403k と
、下位装置400k が受信した新たな内部処理指示の
送信元である上位装置100i と当該指示の受信時に
既に内部処理状況データ保持部403k に保持されて
いる内部処理状況データが示す上位装置100i との
比較を行う比較部404k と、下位装置からのリトラ
イ応答に対して、リトライ動作の保留またはリトライ動
作の促進を各上位装置毎に指示するリトライ保留データ
を保持するリトライ保留データ保持部402k と、上
位装置からの指示、前記保持部402k ,403k 
に保持されているデータ及び前記比較結果に基づいて、
リトライ保留データ、内部処理状況データ、正常応答デ
ータ、異常応答データまたはリトライ応答データを作成
し、前記保持部または上位装置に通知する各種データ作
成通知部401k と、を各低速下位装置400k に
設けるとともに、下位装置からリトライ応答データが送
信された場合に、前記リトライ保留データに基づいて下
位装置に対するリトライ動作の保留または実行の指示を
行うリトライ指示部101i を上位装置100i に
設けたものである。
【0007】一方、第二の発明は図2に示すように、上
位装置からの内部処置の指示に対し正常応答、異常応答
またはリトライ応答を行い、指示に応じた処理を各々低
速または高速に行う一または二以上の、低速下位装置及
び高速下位装置と、下位装置に対するアクセス等の指示
を送信元を明らかにして行い、リトライ応答があった場
合には上位装置はバスサイクルを終結させバスを開放し
た後、改めてバス調停により再度バスサイクルを起動す
ることができる一または二以上の上位装置と、が接続さ
れたバスについての制御を行うバス制御方法において、
上位装置から下位装置を指定したアクセス等の指示があ
り(S1)、下位装置が当該指示を受信すると(S2)
、現在、当該下位装置が内部処理を行っているか否か、
及びどの上位装置からの指示により行っているかを示す
内部処理状況データに基づいて判断を行い(S3)、ま
だ内部処理が起動されていない場合には、現在指示した
上位装置に関する内部処理状況データを内部処理が起動
されたことを示すように変更して内部処理を開始し(S
4)、既に、内部処理が起動されている場合に、別の上
位装置からの指示が当該下位装置にあった場合には指示
を行った上位装置に対しリトライ応答を作成して返すと
ともに、リトライ動作の保留を指示し、同一の上位装置
からの指示が当該下位装置にあった場合には、当該上位
装置に対し、正常応答または異常応答を作成して送出し
、前記内部処理状況データを、当該上位装置に関し、内
部処理が起動されていないことを示すように変更し、か
つリトライ動作の促進を指示し(S5)、上位装置は指
示を行った下位装置からのリトライ応答データ,正常応
答データ、または異常応答データ等のデータの受信を監
視し(S6)、下位装置から受信したリトライ応答デー
タ及びリトライ動作の保留または促進の指示に応じてリ
トライ動作の実行及び待機を行う(S7)ものである。
【0008】
【作用】続いて、第一及び第二の発明の動作について説
明する。ステップS1で上位装置100i が下位装置
400k を指定してアクセス等の内部処理の指示を行
う。 ステップS2で下位装置400k が当該指示を受信す
ると、ステップS3で、当該下位装置400k の前記
各種データ作成通知部401k は、前記内部処理状況
データ保持部403k に保持されている内部処理状況
データに基づいて既に上位装置からの指示に応じて内部
処理が起動されているか否かが判断される。まだ、内部
処理が起動されていない場合には、ステップS4に進み
、前記各種データ作成通知部401k は指示を行った
上位装置に関する前記状況データを内部処理が起動され
たことを示すように変更して内部処理を開始する。一方
、ステップS3で前記各種データ作成部401k によ
り既に内部処理が起動されていると判断された場合には
ステップS5に進み、前記比較部404k により現在
指示を行った上位装置は、既に内部処理の起動の指示を
行った上位装置とは異なると判断された場合には、現在
指示を行っている上位装置に対しリトライ応答を作成し
て返すとともに、前記リトライ保留データ保持部402
k にリトライ動作の保留を指示するリトライ保留デー
タを送出して保持させるとともに当該リトライ保留デー
タを指示を行った上位装置に通知する。また、前記比較
部404により既に起動されている内部処理の指示を行
った上位装置と同一の上位装置からの指示が当該下位装
置にあったと判断された場合には、各種データ作成部4
01は当該上位装置に対し、正常応答または異常応答を
作成して送出し、前記内部処理状況データを、当該上位
装置に関し、内部処理が起動されていないことを示すよ
うに変更して、前記内部状況データ保持部403に保持
させ、また、前記リトライ保留データをリトライを促進
するように変更して前記リトライ保留データ保持部40
2に保持させる。その際、上位装置のリトライ指示部1
01はステップS6で指示を行った下位装置からのリト
ライ応答データ、正常応答データ、または異常応答デー
タ等のデータの受信を監視し、ステップS7で、下位装
置から受信したリトライ応答データ及びリトライ保留デ
ータに応じてリトライ動作の実行及び待機の指示を行う
ことになる。
【0009】
【実施例】続いて、本発明の実施例について説明する。 図3に本実施例に係るブロック図を示す。同図に示すよ
うに、下位装置30,40に対するアクセス等の指示を
送信元を明かにして行い、リトライ応答があった場合に
は上位装置はバスサイクルを終結させバスを開放した後
、改めてバス調停により再度バスサイクルを起動するこ
とができる三台の上位装置としてのマスタ101 ,1
02 ,103 と、当該マスタ101 ,102 ,
103 からの指示に対し正常応答、異常応答またはリ
トライ応答を行い、指示に応じた処理を各々低速または
高速に行う低速下位装置400k としての低速スレー
ブ40及び高速下位装置300j としての高速スレー
ブ30と、当該各マスタ及びスレーブが接続されたバス
20と、各マスタから要求される当該バス20の占有権
の調停を行う調停制御部50とを有するものである。
【0010】さらに、図4には当該低速スレーブ40を
抜き出して示したものである。当該低速スレーブ40は
同図に示すように、当該低速スレーブ40が内部処理を
行っているか否か、及び内部処理を行っている場合には
どのマスタからの指示により行っているかを示す内部処
理状況データとしてのフラグを保持する内部処理状況デ
ータ保持部3と、スレーブ40が受信した新たな指示の
送信元であるマスタを当該指示の受信時に既に内部処理
状況データ保持部3に保持されている内部処理状況デー
タがあった場合に当該データが示すマスタとの比較を行
うコンパレータを有する比較部4と、スレーブ40から
のリトライ応答に対して、リトライ動作の保留またはリ
トライ動作の促進を各上位装置毎に指示するリトライ保
留データとしてのRETRY−WAIT信号を保持する
リトライ保留データ保持部2と、マスタからの指示、前
記保持部2,3に保持されているデータ及び前記比較結
果に基づいて、リトライ保留データ(RETRY−WA
IT信号)、内部処理状況データ、及び各上位装置に対
する正常応答、異常応答(ACK )またはリトライ応
答(RETRY )データを作成し、前記保持部または
マスタに通知する各種データ作成通知部1とを低速スレ
ーブ40に設ける。
【0011】また、同図に示すように、前記内部処理状
況データ保持部3にはOR素子31,36と、AND素
子32,33,34と、FF(フリップ・フロップ)3
5,37と、を有し、前記各種データ作成通知部1は、
AND素子11,12,13,18,19,20,21
,22,23と、FF14,15と、DEC(デコーダ
)16,17と、OR素子24,25,26と、を有す
るものであり、前記リトライ保留データ保持部2は、各
マスタに対応してFF27,28,29が設けられてい
る。
【0012】さらに、前記上位装置としてのマスタA1
01 、マスタB102 、マスタC103 には図5
に示すように、下位装置としてのスレーブ40から送信
された正常応答データ、異常応答データ、リトライ応答
データ、リトライ保留データ(RETRY−WAIT−
X ;X=AorBorC)の監視を行い、スレーブ4
0(Aで表される)からリトライ応答データが送信され
た場合に、前記リトライ保留データに基づいてスレーブ
に対するリトライ動作を行うか否かの指示を行うリトラ
イ指示部を示すものである。当該リトライ指示部は同図
に示すように、OR素子53と、AND素子51,54
と、JK型のFF52,55とを有するものである。
【0013】続いて、本実施例に係る動作を図6及び図
7に基づいて説明する。マスタA101 が例えばスレ
ーブ40に対し内部処理の指示を行う場合には、ステッ
プSA1で、*BR−A データを活性化して前記バス
20の調停制御部50に対し、バスの占有を要求する。 ステップSA2で当該調停制御部50からバスの占有を
許可する*BG−A 信号の出力があると、ステップS
A3で*BR−A を非活性化して内部処理の指示の対
象となるスレーブ40に対し、当該スレーブ40のアド
レス、アクセスの内部処理を指示するコマンド、当該送
信元であるマスタの機番を表す識別子MST−ID等か
らなるADR データをスレーブ40に送出し、*ST
ARTを活性化する。スレーブ40はステップSB1で
当該データを受信すると、ステップSB2で当該スレー
ブ40の内部処理状況データ保持部3のFF35に、当
該スレーブ40が既に内部処理が起動されているか否か
を表すデータであるVALID データ(“1 ”の場
合は既に内部処理が起動されていることを表す)が保持
(活性化)されているか否かが判断される。
【0014】まだ、内部処理が起動されていないと判断
された場合、すなわち、VALID データが“0 ”
である場合には、ステップSB6に進み、当該内部処理
状況データ保持部3のFF35のVALID データを
“1 ”に変更し、マスタA101 から送出されたA
DR に含まれている送信元を表すデータMST−ID
をFF37に保持し、当該スレーブ40は内部処理とし
ての内部アクセスを開始することになる。内部アクセス
は図7に内部アクセスタイムとして表された時間内に行
われることになる。また、その後、ステップSB5に進
み、当該各種データ作成通知部のFF14からRETR
Y 応答(リトライ応答)を作成し、当該MST−ID
に対応するリトライ保留データである*RETRY−W
AIT−X を作成(活性化)して、前記リトライ保留
データ保持部2に保持させるとともに、リトライ応答デ
ータ及びリトライ保留データを当該指示を行ったマスタ
A101 に送出することになる。一方、ステップSB
2で内部処理状況データであるVALID が“1 ”
であり、内部処理が既に起動されていると判断された場
合にはステップSB3に進み、前記比較部4により、当
該スレーブ40が受信したADR データに含まれてい
る送信元を表すデータADR−MST−IDと、当該ス
レーブ40に対し既に内部処理の指示を行ったマスタを
表す識別子であるMST−IDとの比較を行う。既に内
部処理の起動の指示を行ったマスタと、現在、内部処理
の指示を行っているマスタとが一致している場合には、
ステップSB4に進み、前記各種データ作成通知部1の
AND素子11を介してAND素子13及びFF15か
ら正常応答ACK がバス20を介してマスタ側に送出
され、また、当該ACK は前記内部処理状況データ保
持部3のFF35に入力し保持されていた内部処理状況
データであるVALID を“0 ”に変更する。 そして、図7に示した内部アクセスタイムが終了した時
点で出力されたINTERNAL−ACCESS−EN
D 信号があると、図4に示す各種データ作成通知部1
により前記リトライ保留データである全*RETRY−
WAIT−X が非活性化されることになる。尚、VA
LID = “1 ”の状態で、内部処理が終結した場
合には、当該場合に限られることなく、このアクセスを
指示したマスタに対する*RETRY−WAIT−X 
の信号は非活性化されることになる。
【0015】さらに、ステップSB3で既に起動されて
いた内部処理を指示したマスタを表すMST−IDと、
現在内部処理の指示を行ったADR に含まれている送
信元を表すADR−MST−ID とが異なる場合には
前述したステップSB5に進むことになる。一方、マス
タA101 はステップSA4で応答があった場合であ
って、当該応答がステップSB4で送出された正常応答
または異常応答である場合には内部処理の指示はそれで
終了することになり、ステップSB5で送出されたリト
ライ応答である場合にはステップSA5に進み、同時に
リトライ保留データが受信されたか否かが判断されるこ
とになる。すなわち、図5に示すように、マスタA10
1 がリトライ応答をスレーブ40から受信して、BR
−SET信号がセットされ、当該スレーブ40からリト
ライ保留データとしてRETRY−WAIT−X=“0
 ”を受信した場合には、JK型のFF52から出力さ
れるWAIT−BR−SET 信号は“0 ”であり、
JK型のFF55からは調停制御部50からBG−X信
号が出力された段階で*BR−X 信号“0 ”が出力
されることになる。一方、RETRY−WAIT−X=
“1 ”を受信した場合には、AND素子54の出力は
“0 ”であり、JK型のFF55からは*BR−X 
信号“1 ”が出力されることになり、スレーブ40に
対する内部処理の指示が、RETRY−WAIT−X=
“1 ”である間は保留されることになる。したがって
、その間、当該マスタはバスの占有を行わないことにな
り、他のマスタは、他のスレーブに対し、内部処理を指
示することができることになる。
【0016】
【発明の効果】以上説明したように、本発明では上位装
置が低速下位装置に対し、内部処理を指示した場合に、
低速下位装置は当該指示及び内部処理状況に基づいてリ
トライ保留データを作成し、上位装置は当該データに基
づいてリトライの指示(バスの占有)及びリトライの待
機(バスの開放)を行うようにしている。したがって、
本発明は上位装置が低速下位装置に対し、内部処理指示
中であっても、他の上位装置は、内部処理指示中の低速
下位装置を除く他の下位装置に対する内部処理の指示を
可能にして、待ち時間を最小限にして、効率良くバスを
利用することができることになる。
【図面の簡単な説明】
【図1】第一の発明の原理ブロック図
【図2】第二の発明の原理流れ図
【図3】実施例に係る全体ブロック図
【図4】実施例に係る低速スレーブを示すブロック図

図5】実施例に係るマスタを示すブロック図
【図6】実
施例に係る処理流れ図
【図7】実施例に係るタイムチャート
【図8】従来例に係る全体ブロック図
【図9】従来例に係るタイムチャート
【符号の説明】
100i (10i )(i=1,2, …)   上
位装置(マスタ)200,20  バス 300j (30j )(j=1,2, …)  高速
下位装置(高速スレーブ) 400k (40k )(k=1,2, …)   低
速下位装置(低速スレーブ) 401,1  各種データ作成通知部 402,2  リトライ保留データ保持部403,3 
 内部処理状況データ保持部404,4  比較部

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】上位装置(100i )からの内部処理の
    指示に対し正常応答、異常応答またはリトライ応答を行
    い、指示に応じた処理を各々低速または高速に行う一ま
    たは二以上の、低速下位装置(400k )及び高速下
    位装置(300j )と、下位装置(300j ,40
    0k )に対する内部処理の指示を送信元を明らかにし
    て行い、リトライ応答があった場合にはバスを開放した
    後、改めてバス調停により再度バスサイクルを起動する
    ことができる一または二以上の上位装置(100i )
    と、が接続されたバス(200)についての制御を行う
    バス制御装置において、現在、当該下位装置(400k
     )が内部処理を行っているか否か、及びどの上位装置
    からの指示により行っているかを示す内部処理状況デー
    タを保持する内部処理状況データ保持部(403k )
    と、下位装置(400k )が受信した新たな内部処理
    指示の送信元である上位装置(100i )と当該指示
    の受信時に既に内部処理状況データ保持部(403k 
    )に保持されている内部処理状況データが示す上位装置
    (100i )との比較を行う比較部(404k )と
    、下位装置からのリトライ応答に対して、リトライ動作
    の保留またはリトライ動作の促進を各上位装置毎に指示
    するリトライ保留データを保持するリトライ保留データ
    保持部(402k)と、上位装置からの指示、前記保持
    部(402k ,403k )に保持されているデータ
    及び前記比較結果に基づいて、リトライ保留データ、内
    部処理状況データ、正常応答データ、異常応答データま
    たはリトライ応答データを作成し、前記保持部または上
    位装置に通知する各種データ作成通知部(401k )
    と、を各低速下位装置(400k )に設けるとともに
    、下位装置からリトライ応答データが送信された場合に
    、前記リトライ保留データに基づいて下位装置に対する
    リトライ動作の保留または実行の指示を行うリトライ指
    示部(101i )を上位装置(100i )に設けた
    ことを特徴とするバス制御装置。
  2. 【請求項2】上位装置からの内部処置の指示に対し正常
    応答、異常応答またはリトライ応答を行い、指示に応じ
    た処理を各々低速または高速に行う一または二以上の、
    低速下位装置及び高速下位装置と、下位装置に対するア
    クセス等の指示を送信元を明らかにして行い、リトライ
    応答があった場合には上位装置はバスサイクルを終結さ
    せバスを開放した後、改めてバス調停により再度バスサ
    イクルを起動することができる一または二以上の上位装
    置と、が接続されたバスについての制御を行うバス制御
    方法において、上位装置から下位装置を指定したアクセ
    ス等の指示があり(S1)、下位装置が当該指示を受信
    すると(S2)、現在、当該下位装置が内部処理を行っ
    ているか否か、及びどの上位装置からの指示により行っ
    ているかを示す内部処理状況データに基づいて判断を行
    い(S3)、まだ内部処理が起動されていない場合には
    、現在指示した上位装置に関する内部処理状況データを
    内部処理が起動されたことを示すように変更して内部処
    理を開始し(S4)、既に、内部処理が起動されている
    場合に、別の上位装置からの指示が当該下位装置にあっ
    た場合には指示を行った上位装置に対しリトライ応答を
    作成して返すとともに、リトライ動作の保留を指示し、
    同一の上位装置からの指示が当該下位装置にあった場合
    には、当該上位装置に対し、正常応答または異常応答を
    作成して送出し、前記内部処理状況データを、当該上位
    装置に関し、内部処理が起動されていないことを示すよ
    うに変更し、かつリトライ動作の促進を指示し(S5)
    、上位装置は指示を行った下位装置からのリトライ応答
    データ,正常応答データ、または異常応答データ等のデ
    ータの受信を監視し(S6)、下位装置から受信したリ
    トライ応答データ及びリトライ動作の保留または促進の
    指示に応じてリトライ動作の実行及び待機を行う(S7
    )ことを特徴とするバス制御方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6735713B1 (en) 1999-03-09 2004-05-11 International Business Machines Corporation System for suspending current bus cycle of microprocessor upon receiving external bus retry signal for executing other process and re-staring the suspended bus cycle thereafter

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6735713B1 (en) 1999-03-09 2004-05-11 International Business Machines Corporation System for suspending current bus cycle of microprocessor upon receiving external bus retry signal for executing other process and re-staring the suspended bus cycle thereafter

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