JPS60120456A - バス制御方式 - Google Patents
バス制御方式Info
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- JPS60120456A JPS60120456A JP22767083A JP22767083A JPS60120456A JP S60120456 A JPS60120456 A JP S60120456A JP 22767083 A JP22767083 A JP 22767083A JP 22767083 A JP22767083 A JP 22767083A JP S60120456 A JPS60120456 A JP S60120456A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/22—Handling requests for interconnection or transfer for access to input/output bus using successive scanning, e.g. polling
- G06F13/225—Handling requests for interconnection or transfer for access to input/output bus using successive scanning, e.g. polling with priority control
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技術分野）′
本発明は、バス制御方式、特にＣＰＵ （プロセッサ）
等に接続される複数種類のバスの効率的な制御を行うバ
ス制御方式に関するものである。
等に接続される複数種類のバスの効率的な制御を行うバ
ス制御方式に関するものである。
（技術の背景と問題点）
従来、同期バスおよび非同期バス等の複数種類のバスが
混在しているシステムにおいて、これら各バスをＣＰＵ
等に接続する場合、一般に各バス毎にアドレス範囲が決
められており、ＣＰＵ等はアクセスすべきアドレスに対
応するバスを判別し。
混在しているシステムにおいて、これら各バスをＣＰＵ
等に接続する場合、一般に各バス毎にアドレス範囲が決
められており、ＣＰＵ等はアクセスすべきアドレスに対
応するバスを判別し。
該夫々のバスにアドレス信号等と共に各種制御信号を送
出して所定のアクセスを行っていた。
出して所定のアクセスを行っていた。
このため、各バスに接続されるスレーブ装置。
例えばチャンネル装置等のアドレスは決められたアドレ
ス範囲内のものでなければならず、計算機システムを構
成する際に柔軟性に欠けるという問題点があった。
ス範囲内のものでなければならず、計算機システムを構
成する際に柔軟性に欠けるという問題点があった。
また、各バス毎に割り当てられるアドレスが異なるため
、スレーブ装置に接続すべきアドレス線等が異なり、全
スレーブ装置に共通したアドレス線を設けることが出来
ないため、結線が煩雑になってしまうという問題点もあ
った。
、スレーブ装置に接続すべきアドレス線等が異なり、全
スレーブ装置に共通したアドレス線を設けることが出来
ないため、結線が煩雑になってしまうという問題点もあ
った。
（発明の目的と構成）
本発明の目的は、前記問題点を解決することに、 あり
、複数種類の各バスのアドレス信号線やデー夕信号線等
を共通化すると共に各ハス固有の制御線のみを別個に設
け、優先度の高い制御線に先に所定の制御信号を送出し
てポーリング（呼び出しを行ってアクセスを促す手段）
を行ってアクセスすることにより、バスに接続する装置
のアドレスの拡張性を確保すると共に、ハスの有効利用
を図ることとしている。そのため２本発明のハス制御方
式は、マスク装置とスレーブ装置とを接続する複数種類
のハスに対応してアドレス信号線およびデータ信号線を
共通に設けると共に、前記スレーブ装置は前記複数種類
のハスのいずれか１つの種類のバスに対応した制御信号
線に夫々連繋されてなり、前記マスク装置が優先順位に
従って前記複数種類のバスの１つ１つに対応するポーリ
ングを前記制御信号線を用いて送出し、前記スレーブ装
置がポーリングに対応する形でアクセスが行われること
を特徴としている。
、複数種類の各バスのアドレス信号線やデー夕信号線等
を共通化すると共に各ハス固有の制御線のみを別個に設
け、優先度の高い制御線に先に所定の制御信号を送出し
てポーリング（呼び出しを行ってアクセスを促す手段）
を行ってアクセスすることにより、バスに接続する装置
のアドレスの拡張性を確保すると共に、ハスの有効利用
を図ることとしている。そのため２本発明のハス制御方
式は、マスク装置とスレーブ装置とを接続する複数種類
のハスに対応してアドレス信号線およびデータ信号線を
共通に設けると共に、前記スレーブ装置は前記複数種類
のハスのいずれか１つの種類のバスに対応した制御信号
線に夫々連繋されてなり、前記マスク装置が優先順位に
従って前記複数種類のバスの１つ１つに対応するポーリ
ングを前記制御信号線を用いて送出し、前記スレーブ装
置がポーリングに対応する形でアクセスが行われること
を特徴としている。
（発明の実施例）
以下図面に基づいて本発明の詳細な説明する。
第１図は従来のバス制御方式を説明する説明図。
第２図は本発明の１実施例、第３図は第２図図示本発明
の１実施例の同期バスにスレーブ装置が接続された場合
の動作を説明する説明図、第４図は第２図図示本発明の
１実施例の非同期バスにスレーブ装置が接続された場合
の動作を説明する説明図を示す。 。
の１実施例の同期バスにスレーブ装置が接続された場合
の動作を説明する説明図、第４図は第２図図示本発明の
１実施例の非同期バスにスレーブ装置が接続された場合
の動作を説明する説明図を示す。 。
図中、１はＣＰＵ、２はバスＡ、３はバスＢ。
４〜１ないし４−ｉおよび４” −１ないし４゛ −１
はチャネルａ１ないしチャネルａｔ、５１ないし５−ｉ
および５゛ −１ないし５′ −１はチャネルｂ１ない
しチャネルｂｉ、６はアドレス・データ線等の共通信号
線、７は同期パス制御線、８は非同期バス制御線を表す
。
はチャネルａ１ないしチャネルａｔ、５１ないし５−ｉ
および５゛ −１ないし５′ −１はチャネルｂ１ない
しチャネルｂｉ、６はアドレス・データ線等の共通信号
線、７は同期パス制御線、８は非同期バス制御線を表す
。
第１図において２図中１はＣＰＵであって、アドレス０
０００ないし７ＦＦＦに接続されたバスＢ （３）とア
ドレス８０００ないしＦＦＦＦに接続されたハスＡ（２
）とが接続されている。一般に、バスＡ（２）とバスＢ
（３）とには、夫々チャネルａｌ（４−１）ないしａｉ
（４−ｉ）とチャネルｂｌ（５−１）ないしｂ＋（５−
ｉ）とが接続されており。
０００ないし７ＦＦＦに接続されたバスＢ （３）とア
ドレス８０００ないしＦＦＦＦに接続されたハスＡ（２
）とが接続されている。一般に、バスＡ（２）とバスＢ
（３）とには、夫々チャネルａｌ（４−１）ないしａｉ
（４−ｉ）とチャネルｂｌ（５−１）ないしｂ＋（５−
ｉ）とが接続されており。
バスＡ（２）は高速転送が可能な同期バスに対応し、ハ
スＢ（３）は装置接続の拡張性の容易な非同期バスに対
応している。両者のバスを混在させることによめ計算機
システムの高速転送要求と拡張可能性要求とを同時に具
備させるようにしている。尚、バスＡ（２）およびバス
Ｂ（３）内には夫々アドレス信号線、データ信号線ある
いは制御信号線が含まれていると考えてよい。
スＢ（３）は装置接続の拡張性の容易な非同期バスに対
応している。両者のバスを混在させることによめ計算機
システムの高速転送要求と拡張可能性要求とを同時に具
備させるようにしている。尚、バスＡ（２）およびバス
Ｂ（３）内には夫々アドレス信号線、データ信号線ある
いは制御信号線が含まれていると考えてよい。
ＣＰＵＩがアドレス６０００のチャネルｂ２（５−２）
をアクセスする場合、ＣＰＵＩはアドレス６０００の属
するバスＢ（３）に対応してアドレス情報や当該バスの
特性に合わせた各種制御信号を出力する。ＣＰＵＩから
指令を受けたチャネルｂ２（５−２）は制御信号で指示
される処理を実行し。
をアクセスする場合、ＣＰＵＩはアドレス６０００の属
するバスＢ（３）に対応してアドレス情報や当該バスの
特性に合わせた各種制御信号を出力する。ＣＰＵＩから
指令を受けたチャネルｂ２（５−２）は制御信号で指示
される処理を実行し。
応答信号をＣＰＵＩに返送する。そして、ＣＰＵ１が応
答信号を受信することにより所定のデータ転送処理が実
行される。
答信号を受信することにより所定のデータ転送処理が実
行される。
このように、従来は、アドレスを互いに別個の領域にと
るようにして複数種類のバスを設けたため、バス毎に接
続可能なアドレス範囲に制限を受け、計算機システムの
構成に柔軟性が欠ける欠点があった。
るようにして複数種類のバスを設けたため、バス毎に接
続可能なアドレス範囲に制限を受け、計算機システムの
構成に柔軟性が欠ける欠点があった。
そこで５本発明では、複数種類のハスを構成するために
前記アドレス範囲に制限を設けることな（アドレス信号
線やデータ信号線等を各バスに共通に設け、夫々のバス
固有のバス制御線のみを専用に設けるようにし、優先度
の高いバスに対して先にポーリングを行って所定のアク
セスを行うこととしている。以下説明する。
前記アドレス範囲に制限を設けることな（アドレス信号
線やデータ信号線等を各バスに共通に設け、夫々のバス
固有のバス制御線のみを専用に設けるようにし、優先度
の高いバスに対して先にポーリングを行って所定のアク
セスを行うこととしている。以下説明する。
第２図において２図中６はアドレス信号線やデータ信号
線等の共通信号線を示す。また２図中７および８は本発
明に係る夫々同期バス制御線および非同期バス制御線で
あって、夫々各バスに接続されたチャネルａｌ （４’
−１）ないしチャネルａｉ（４”−１）あるいはチャネ
ルｂ１ （５” −１）ないしチャネルｂｉ （５’−
ｉ）のいずれかのチャネルをポーリングするためのもの
である。
線等の共通信号線を示す。また２図中７および８は本発
明に係る夫々同期バス制御線および非同期バス制御線で
あって、夫々各バスに接続されたチャネルａｌ （４’
−１）ないしチャネルａｉ（４”−１）あるいはチャネ
ルｂ１ （５” −１）ないしチャネルｂｉ （５’−
ｉ）のいずれかのチャネルをポーリングするためのもの
である。
同期バス制御線７によってアクセス制御されるチャネル
ａｔ （４’−１）ないしチャネルａｉ（４’−ｉ）お
よび非同期バス制御線８によってアクセス制御されるチ
ャネルｂ１ （５°−１）ないしチャネルｂｉ （５’
−ｉ）は夫々共通信号線６に接続されていることは言う
までもない。
ａｔ （４’−１）ないしチャネルａｉ（４’−ｉ）お
よび非同期バス制御線８によってアクセス制御されるチ
ャネルｂ１ （５°−１）ないしチャネルｂｉ （５’
−ｉ）は夫々共通信号線６に接続されていることは言う
までもない。
第３図に基づいて、同期バスにチャネルａ２（４’−２
）が接続さている場合に、ＣＰＵＩがチャネルａ２ （
４’−２＞をアクセスする際の動作を説明する。図中左
端の矢印は信号の送出される方向、即ちＣＰＵＩからチ
ャネルあるいはチャネルからＣＰＵＩへの信号送出方向
を示す。
）が接続さている場合に、ＣＰＵＩがチャネルａ２ （
４’−２＞をアクセスする際の動作を説明する。図中左
端の矢印は信号の送出される方向、即ちＣＰＵＩからチ
ャネルあるいはチャネルからＣＰＵＩへの信号送出方向
を示す。
図中ＣＬＫはクロック信号波形を示し、ＣＰＵ１および
各チャネルを同期して制御するための信号波形を示す。
各チャネルを同期して制御するための信号波形を示す。
図中アドレスはアドレスバス信号の波形を示し。
ｃｐｕｉから共通信号線６内のアドレス線を介して各チ
ャネルに送出されるものを示す。第３図図示■の位置に
おいて、ＣＰＵＩがチャネルａ２（４°−２）を指定す
るアドレス信号を共通信号線６に出力する。
ャネルに送出されるものを示す。第３図図示■の位置に
おいて、ＣＰＵＩがチャネルａ２（４°−２）を指定す
るアドレス信号を共通信号線６に出力する。
図中１０Ａｃは入出力アクセス信号波形を示し。
ＣＰＵＩから同期バス制御線７を介してチャネルａ２
（４’−２）等に送出された信号波形を示す（第３図図
示■）。
（４’−２）等に送出された信号波形を示す（第３図図
示■）。
図中ＰＭ／’Ｃ：は接続確認信号波形を示し、前述のア
ドレスで指示された例えばチャネルａ２ （４”−２）
からＣＰＵＩに返送される信号波形を示す（第３図図示
■）。これにより、高速転送可能な同期転送を行うチャ
ネルａ２ （４’−２）と共通信号線６を専有してＣＰ
ＵＩと接続されたことになる。前記ＰＭＡＣの返送があ
った場合には、ＣＰＵＩは非同期バス制御線８に信号を
送出しない。
ドレスで指示された例えばチャネルａ２ （４”−２）
からＣＰＵＩに返送される信号波形を示す（第３図図示
■）。これにより、高速転送可能な同期転送を行うチャ
ネルａ２ （４’−２）と共通信号線６を専有してＣＰ
ＵＩと接続されたことになる。前記ＰＭＡＣの返送があ
った場合には、ＣＰＵＩは非同期バス制御線８に信号を
送出しない。
既に所定のチャネルａ２ （４’−２）に接続されてい
るからである。
るからである。
図中データはデータ信号波形を示す。ＣＰＵＩはチャネ
ルａ２ （４’−２）からデータバスに出力されたデー
タを例えばＣＬＫ信号の６クロソクサイクルの立ち下が
り時に読み取る（第３図図示■）。これにより、一連の
同期バスによるデータ転送は終了する。
ルａ２ （４’−２）からデータバスに出力されたデー
タを例えばＣＬＫ信号の６クロソクサイクルの立ち下が
り時に読み取る（第３図図示■）。これにより、一連の
同期バスによるデータ転送は終了する。
次に、第４図に基づいて今度は非同期バスに接続されて
いるチャネルｂ２ （５”−２）に対してＣＰＵＩがア
クセスする際の動作を説明する。
いるチャネルｂ２ （５”−２）に対してＣＰＵＩがア
クセスする際の動作を説明する。
図中ＣＬＫはクロック信号波形を示し、第３図図示ＣＬ
Ｋと同一のものを示す。
Ｋと同一のものを示す。
図中アドレス■はアドレス信号の波形を示し。
ＣＰＵＩが共通信号線６内のアドレス信号線に送出した
チャネルｂ２ （５’−２）のアドレス信号の波形を示
す。
チャネルｂ２ （５’−２）のアドレス信号の波形を示
す。
図中１０Ａｃは入出力アクセス信号波形を示し。
ＣＰＵＩから同期バス制御線７を介して送出された信号
波形（ポーリング信号の波形）を示す。
波形（ポーリング信号の波形）を示す。
図中ＰＭＡＣは接続線確認信号波形であって。
アドレスで指定されたチャネルｂ２ （５’ −２）か
らＣＰＵ１に返送される信号波形を示す。本例ではｉ
０ＡＣ信号が供給されるチャネルａ１ないしａｔには該
当するアドレスをもつものが存在しないからＰＭＡＣ信
号はＬレベルのままである。
らＣＰＵ１に返送される信号波形を示す。本例ではｉ
０ＡＣ信号が供給されるチャネルａ１ないしａｔには該
当するアドレスをもつものが存在しないからＰＭＡＣ信
号はＬレベルのままである。
これにより、ＣＰＵＩは最初にポーリングを行った側の
バスには該当するチャネルが接続されていないことを判
断しく第４図図示■）９次の優先度にある非同期バス側
に対してポーリングを行う。
バスには該当するチャネルが接続されていないことを判
断しく第４図図示■）９次の優先度にある非同期バス側
に対してポーリングを行う。
図中アドレス■はアドレス信号の波形を示し。
ＣＰＵ１が共通信号線６内のアドレス線に送出したアド
レス信号波形を示す（第４図図示■）。
レス信号波形を示す（第４図図示■）。
図中ＳＶｉはサービスイン信号波形を示し、ＣＰＵＩが
非同期バス側に接続されるチャネルｂ１ないしｂｉをア
クセスするために非同期バス制御線８に送出したＨレベ
ルの信号波形（第４図図示■）およびアクセス終了した
場合のＬレベル信号波形（第４図図示■）を示す。Ｈレ
ベルのＳＶｉ信号の期間においてアドレス■信号および
ＳＶｉ信号によって指定されたチャネルｂ２（５” −
２）はデータアクセスのためにデータ伝達など所定の処
理を実行する。
非同期バス側に接続されるチャネルｂ１ないしｂｉをア
クセスするために非同期バス制御線８に送出したＨレベ
ルの信号波形（第４図図示■）およびアクセス終了した
場合のＬレベル信号波形（第４図図示■）を示す。Ｈレ
ベルのＳＶｉ信号の期間においてアドレス■信号および
ＳＶｉ信号によって指定されたチャネルｂ２（５” −
２）はデータアクセスのためにデータ伝達など所定の処
理を実行する。
図中５ＲＶｏはサービスアウト信号波形を示し。
チャネルｂ２ （５’ −２）からＣＰＵＩに送出され
た応答信号波形を示す。これにより、ＣＰＵＩは共通信
号線６内のデータ信号線上に存在するデータを読み取る
。読み取った後、前述したＳＶｉ信号をＬレベル（第４
図図示■）にすると共にアドレスバスを開放する。そし
てチャネルｂ２ （５゜０ ＝２）は前記５ＲＶｏ信号をＬレベルにする。
た応答信号波形を示す。これにより、ＣＰＵＩは共通信
号線６内のデータ信号線上に存在するデータを読み取る
。読み取った後、前述したＳＶｉ信号をＬレベル（第４
図図示■）にすると共にアドレスバスを開放する。そし
てチャネルｂ２ （５゜０ ＝２）は前記５ＲＶｏ信号をＬレベルにする。
以上により一連の非同期バスによるデータ転送が終了す
る。
る。
（発明の効果）
以上説明した如く２本発明によれば３複数種類のバスの
うちアドレス信号線やデータ信号線を共通にすると共に
各ハス固有の制御線のみを別個に設け、優先度の高いバ
ス側から順にポーリングをかけるべく所定の制御信号を
前記固有の制御線に送出してアクセスする。このため、
バスに接続するスレーブ装置に使用するアドレスの拡張
性を確保出来ると共に、複数のバスのうち優先度に応じ
たアクセスを行うことが出来る。
うちアドレス信号線やデータ信号線を共通にすると共に
各ハス固有の制御線のみを別個に設け、優先度の高いバ
ス側から順にポーリングをかけるべく所定の制御信号を
前記固有の制御線に送出してアクセスする。このため、
バスに接続するスレーブ装置に使用するアドレスの拡張
性を確保出来ると共に、複数のバスのうち優先度に応じ
たアクセスを行うことが出来る。
第１図は従来のハス制御方式を説明する説明図。
第２図は本発明の１実施例、第３図は第２図図示本発明
の１実施例の同期バスにスレーブ装置が接続された場合
の動作を説明する説明図、第４図は第２図図示本発明の
１実施例の非同期バスにスレーブ装置が接続された場合
の動作を説明する説明１ 図を示す。 図中、１はＣＰＵ、４”−１ないし４゛−１はチャネル
ａ１ないしチャネルａ弓 ５’ −１ないし５゛ −１
はチャネルｂ１ないしチャネルｂｉ。 ６はアドレス・データ線等の共通信号線、７は同期バス
制御線、８ば非同期ハス制御線を表す。 特許出願人 富士通株式会社 代理人弁理士 森１）寛（外１名） ２
の１実施例の同期バスにスレーブ装置が接続された場合
の動作を説明する説明図、第４図は第２図図示本発明の
１実施例の非同期バスにスレーブ装置が接続された場合
の動作を説明する説明１ 図を示す。 図中、１はＣＰＵ、４”−１ないし４゛−１はチャネル
ａ１ないしチャネルａ弓 ５’ −１ないし５゛ −１
はチャネルｂ１ないしチャネルｂｉ。 ６はアドレス・データ線等の共通信号線、７は同期バス
制御線、８ば非同期ハス制御線を表す。 特許出願人 富士通株式会社 代理人弁理士 森１）寛（外１名） ２
Claims (1)
- 【特許請求の範囲】 マスク装置とスレーブ装置とを接続する複数種類のバス
に対応してアドレス信号線およびデータ信号線を共通に
設けると共に、前記スレーブ装置は前記複数種類のバス
のいずれか１つの種類のバスに対応した制御信号線に夫
々連繋されてなり。 前記マスク装置が優先順位に従って前記複数種類のバス
の１つ１つに対応するポーリングを前記制御信号線を用
いて送出し、前記スレーブ装置がポーリングに対応する
形でアクセスが行われることを特徴とするバス制御方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22767083A JPS60120456A (ja) | 1983-12-01 | 1983-12-01 | バス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22767083A JPS60120456A (ja) | 1983-12-01 | 1983-12-01 | バス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60120456A true JPS60120456A (ja) | 1985-06-27 |
| JPS645340B2 JPS645340B2 (ja) | 1989-01-30 |
Family
ID=16864487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22767083A Granted JPS60120456A (ja) | 1983-12-01 | 1983-12-01 | バス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60120456A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5347738A (en) * | 1976-10-13 | 1978-04-28 | Nec Corp | Detection circuit for process request |
| JPS5476034A (en) * | 1977-11-30 | 1979-06-18 | Fujitsu Ltd | Bus data transfer system |
| JPS57106939A (en) * | 1980-12-24 | 1982-07-03 | Sanyo Electric Co Ltd | Numeric information input equipment |
-
1983
- 1983-12-01 JP JP22767083A patent/JPS60120456A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5347738A (en) * | 1976-10-13 | 1978-04-28 | Nec Corp | Detection circuit for process request |
| JPS5476034A (en) * | 1977-11-30 | 1979-06-18 | Fujitsu Ltd | Bus data transfer system |
| JPS57106939A (en) * | 1980-12-24 | 1982-07-03 | Sanyo Electric Co Ltd | Numeric information input equipment |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS645340B2 (ja) | 1989-01-30 |
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