JPH04191953A - バス制御方式 - Google Patents
バス制御方式Info
- Publication number
- JPH04191953A JPH04191953A JP32128990A JP32128990A JPH04191953A JP H04191953 A JPH04191953 A JP H04191953A JP 32128990 A JP32128990 A JP 32128990A JP 32128990 A JP32128990 A JP 32128990A JP H04191953 A JPH04191953 A JP H04191953A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- retry
- slave
- request
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000004044 response Effects 0.000 claims abstract description 27
- 238000001514 detection method Methods 0.000 claims abstract description 11
- 238000000034 method Methods 0.000 claims description 3
- 238000012790 confirmation Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000004043 responsiveness Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
複数のバスマスタと複数のバススレーブをシステムバス
を介して接続し、該システムバスの使用をバスアーピタ
で調停するマルチプロセッサシステムにおけるバス制御
方式に関し、 バスの使用効率を向上させることを目的とし、複数のバ
スマスタト複数のバススレーブをシステムバスを介して
接続し、該システムバスの使用ヲハスアービタで調停ス
るマルチプロセッサシステムにふいて、該バススレーブ
からのリトライ応答を監視するスレーブリトライ検出手
段と、該スレーブリトライ検出手段からのリトライ応答
を受け、バスマスタからのバス使用要求を制限するバス
リクエスト制御手段を備え、バスマスタからバススレー
ブへのアクセス中に、該バススレーブが該バスマスタに
対してリトライ応答を返送し、バスシーケンスの再起動
を要求するときに、該バスリクエスト制御手段は、該バ
ススレーブがリトライ応答したときには、バススレーブ
の各々のビジィ−状態を示す信号を受け、該ＩＪ トラ
イ応答を発生させたバスマスタによるバス使用要求を、
いずれかのバススレーブのビジィ−信号が出ている間ネ
ゲートすることにより、バススレーブのビジィ−状態が
解消されるまでＩＪ ）ライ応答を受けた該バスマスタ
にバス使用許可を与えないように構成する。
を介して接続し、該システムバスの使用をバスアーピタ
で調停するマルチプロセッサシステムにおけるバス制御
方式に関し、 バスの使用効率を向上させることを目的とし、複数のバ
スマスタト複数のバススレーブをシステムバスを介して
接続し、該システムバスの使用ヲハスアービタで調停ス
るマルチプロセッサシステムにふいて、該バススレーブ
からのリトライ応答を監視するスレーブリトライ検出手
段と、該スレーブリトライ検出手段からのリトライ応答
を受け、バスマスタからのバス使用要求を制限するバス
リクエスト制御手段を備え、バスマスタからバススレー
ブへのアクセス中に、該バススレーブが該バスマスタに
対してリトライ応答を返送し、バスシーケンスの再起動
を要求するときに、該バスリクエスト制御手段は、該バ
ススレーブがリトライ応答したときには、バススレーブ
の各々のビジィ−状態を示す信号を受け、該ＩＪ トラ
イ応答を発生させたバスマスタによるバス使用要求を、
いずれかのバススレーブのビジィ−信号が出ている間ネ
ゲートすることにより、バススレーブのビジィ−状態が
解消されるまでＩＪ ）ライ応答を受けた該バスマスタ
にバス使用許可を与えないように構成する。
本発明は複数のバスマスタと複数のバススレーブをシス
テムバスを介して接続し、該システムバスの使用をバス
アーピタで調停するマルチプロセッサシステムにおける
バス制御方式に関する。
テムバスを介して接続し、該システムバスの使用をバス
アーピタで調停するマルチプロセッサシステムにおける
バス制御方式に関する。
近年のＲｒＳＣプロセッサ等の発達により、バスマスタ
となるプロセッサは高速化の一途をたどっている。一方
、プロセッサの高速化に比べてバススレーブとなるメモ
リ、周辺装置のデバイスの高速化はそれほど進展してい
ない。
となるプロセッサは高速化の一途をたどっている。一方
、プロセッサの高速化に比べてバススレーブとなるメモ
リ、周辺装置のデバイスの高速化はそれほど進展してい
ない。
このような高速化したプロセッサのバス使用要求に対し
て対等の速度でアクセスができない低速のバススレーブ
を使用する場合、プロセッサが低速なデバイスをアクセ
スするためにシステムバスを占有しないようにしなけれ
ばならない。
て対等の速度でアクセスができない低速のバススレーブ
を使用する場合、プロセッサが低速なデバイスをアクセ
スするためにシステムバスを占有しないようにしなけれ
ばならない。
このような処理速度のアンバランスによるバスの占有は
、バスの使用効率を悪化させ、さらにシステム全体の処
理効率を低下させるとになる。
、バスの使用効率を悪化させ、さらにシステム全体の処
理効率を低下させるとになる。
第４図は従来のマルチプロセッサシステムの要部構成図
である。バスマスタ＃１〜＃３とバススレーブ＃１と＃
２は、システムバスＳＢを介して相互接続されている。
である。バスマスタ＃１〜＃３とバススレーブ＃１と＃
２は、システムバスＳＢを介して相互接続されている。
バスアーピタＡＢは各バスマスタのバス使用要求が競合
したときに、バスマスタの優先順位に沿ってバス使用を
許可する調停を行っている。なお、システムバスＳＢは
アドレスバス、データバス、制御バス等で構成されてい
る。そして、ＢＲはバスマスタからのバス使用要求信号
、ＢＧはバスアーピタからのバス使用許可信号である。
したときに、バスマスタの優先順位に沿ってバス使用を
許可する調停を行っている。なお、システムバスＳＢは
アドレスバス、データバス、制御バス等で構成されてい
る。そして、ＢＲはバスマスタからのバス使用要求信号
、ＢＧはバスアーピタからのバス使用許可信号である。
このような構成において、何れかのバスマスタがバスス
レーブをアクセスするトキに、バススレーブのアクセス
が比較的長時間要する場合、当該バスマスタは以下の何
れかを行う。即ち、■バスを占有したまま待機する。
レーブをアクセスするトキに、バススレーブのアクセス
が比較的長時間要する場合、当該バスマスタは以下の何
れかを行う。即ち、■バスを占有したまま待機する。
■バススレーブからの指示により一旦バスを開放してリ
トライを行う。
トライを行う。
このような場合において、
■では完全にバスを占有した状態になるため、当該アク
セスが終了するまで他のバスマスタは全くバスを使用で
きないことになる。
セスが終了するまで他のバスマスタは全くバスを使用で
きないことになる。
■ではバスを一旦開放するので開放中は他のバスマスタ
がバスを使用することができるが、当該バスマスタのリ
トライ間隔がバススレーブのビジィ−時間より短い場合
は、再び当該バスマスタからｌライが発生し、その結果
バスの帯域幅が下がることになる。
がバスを使用することができるが、当該バスマスタのリ
トライ間隔がバススレーブのビジィ−時間より短い場合
は、再び当該バスマスタからｌライが発生し、その結果
バスの帯域幅が下がることになる。
一方、バスマスタのリトライ間隔がバススレーブのビジ
ィ−時間より長い場合には、バススレーブの他のバスマ
スタへのビジィ−が長くなり、その結果バスマスタに対
するバススレーブからの応答性が悪くなる。
ィ−時間より長い場合には、バススレーブの他のバスマ
スタへのビジィ−が長くなり、その結果バスマスタに対
するバススレーブからの応答性が悪くなる。
一般のマルチプロセッサシステムでは、応答速度が異な
る複数のバススレーブが存在するので、バスマスタから
のリトライの最適な周期を決定するのは非常に困難であ
る。
る複数のバススレーブが存在するので、バスマスタから
のリトライの最適な周期を決定するのは非常に困難であ
る。
第１図は本発明の原理構成図である。図示のような複数
のバスマスタと複数のバススレーブをシステムバスを介
して接続し、該システムバスの使用をバスアーピタで調
停するマルチプロセッサシステムにおいて、該バススレ
ーブからのリトライ応答を監視するスレーブリトライ検
出手段Ａと、該スレーブリトライ検出手段からのリトラ
イ応答を受け、バスマスタからのバス使用要求を制限す
るバスリクエスト制御手段Ｂを備え、 バスマスタからバススレーブへのアクセス中に、該バス
スレーブが該バスマスタに対してリトライ応答を返送し
、バスシーケンスの再起動を要求するときに、 該バスリクエスト制御手段Ｂは、該バススレーブがリト
ライ応答したときには、バススレーブの各々のビジィ−
状態を示す信号を受け、該ＩＪ ）ライ応答を発生させ
たバスマスタによるバス使用要求を、いずれかのバスス
レーブのビジィ−信号カ出ている間ネゲートすることに
より、バススレーブのビジィ−状態が解消されるまでＩ
Ｊ ）ライ応答を受けた該バスマスタにバス使用許可を
与えないようにしたことを特徴とし、 具体的には、該スレーブｌライ検出手段Ａは、一方の入
力にバススレーブからのリトライ要求を受け、他方の入
力に確認信号を受け、一致したときリトライ応答を出力
するＡＮＤゲートにより構成され、 該バスリクエスト制御手段Ｂは、該バスアーピタからの
バス使用許可信号と該リトライ要求を受けるＤ形フリッ
プ・フロップＦＦと、該り形フリップ・フロップとバス
ビジィ−信号を受けバスリクエスト禁止信号Ｂｒを発生
するＡＮＤゲートと、各バススレーブのビジィ−信号Ｂ
Ｂを出力するＯＲゲートにより構成される。
のバスマスタと複数のバススレーブをシステムバスを介
して接続し、該システムバスの使用をバスアーピタで調
停するマルチプロセッサシステムにおいて、該バススレ
ーブからのリトライ応答を監視するスレーブリトライ検
出手段Ａと、該スレーブリトライ検出手段からのリトラ
イ応答を受け、バスマスタからのバス使用要求を制限す
るバスリクエスト制御手段Ｂを備え、 バスマスタからバススレーブへのアクセス中に、該バス
スレーブが該バスマスタに対してリトライ応答を返送し
、バスシーケンスの再起動を要求するときに、 該バスリクエスト制御手段Ｂは、該バススレーブがリト
ライ応答したときには、バススレーブの各々のビジィ−
状態を示す信号を受け、該ＩＪ ）ライ応答を発生させ
たバスマスタによるバス使用要求を、いずれかのバスス
レーブのビジィ−信号カ出ている間ネゲートすることに
より、バススレーブのビジィ−状態が解消されるまでＩ
Ｊ ）ライ応答を受けた該バスマスタにバス使用許可を
与えないようにしたことを特徴とし、 具体的には、該スレーブｌライ検出手段Ａは、一方の入
力にバススレーブからのリトライ要求を受け、他方の入
力に確認信号を受け、一致したときリトライ応答を出力
するＡＮＤゲートにより構成され、 該バスリクエスト制御手段Ｂは、該バスアーピタからの
バス使用許可信号と該リトライ要求を受けるＤ形フリッ
プ・フロップＦＦと、該り形フリップ・フロップとバス
ビジィ−信号を受けバスリクエスト禁止信号Ｂｒを発生
するＡＮＤゲートと、各バススレーブのビジィ−信号Ｂ
Ｂを出力するＯＲゲートにより構成される。
本発明では、スレーブリトライ検出手段がバス上の’Ｊ
）ライ要求を監視してバススレーブがＩＪ ）ライ応答
したことを検出する。ＩＪ）ライ応答が検出されるとバ
スリクエスト制御手段が当該バススレーブにリトライ応
答をさせたバスマスタに対して、バススレーブのビジィ
−信号がなくなるまでの間、バスリクエスト禁止信号に
より当該バスマスタから送出するバス使用許可信号を禁
止するようにしている。
）ライ要求を監視してバススレーブがＩＪ ）ライ応答
したことを検出する。ＩＪ）ライ応答が検出されるとバ
スリクエスト制御手段が当該バススレーブにリトライ応
答をさせたバスマスタに対して、バススレーブのビジィ
−信号がなくなるまでの間、バスリクエスト禁止信号に
より当該バスマスタから送出するバス使用許可信号を禁
止するようにしている。
第２図は本発明の一実施例構成図である。図中、インバ
ータＩＮＶ、第１のＡＮＤゲート、Ｄ形フリップ・フロ
ップＦＦ、第２のＡＮＤゲートはバスマスタの数だけ設
けられるが、図面を簡素化するために本図ではバスマス
タ＃ｌについて示す。
ータＩＮＶ、第１のＡＮＤゲート、Ｄ形フリップ・フロ
ップＦＦ、第２のＡＮＤゲートはバスマスタの数だけ設
けられるが、図面を簡素化するために本図ではバスマス
タ＃ｌについて示す。
本図において、第１図に示すスレーブリトライ検出手段
は第３のＡＮＤゲートに対応し、バスリクエスト制御手
段はＤ形フリップ・フロップＦＦと第２のＡＮＤゲート
とＯＲゲートに対応し、第１図のＡＮＤゲートは第１の
ＡＮＤゲートに対応する。
は第３のＡＮＤゲートに対応し、バスリクエスト制御手
段はＤ形フリップ・フロップＦＦと第２のＡＮＤゲート
とＯＲゲートに対応し、第１図のＡＮＤゲートは第１の
ＡＮＤゲートに対応する。
第３図は本発明の信号タイミングチャートである。第２
，３図を参照しつつ本発明の動作を以下に説明する。
，３図を参照しつつ本発明の動作を以下に説明する。
先ず、バスマスタ＃１から出力されるバス使用要求信号
ＢＲＩは第１のＡＮＤゲートを経てバスアーピタＡＢに
入力される。しかし、この場合、後述するように、イン
バータＩＮＶを経テ入力されるバスリクエスト禁止信号
によりバス使用許可信号ＢＲＩは制限される。
ＢＲＩは第１のＡＮＤゲートを経てバスアーピタＡＢに
入力される。しかし、この場合、後述するように、イン
バータＩＮＶを経テ入力されるバスリクエスト禁止信号
によりバス使用許可信号ＢＲＩは制限される。
バスアーピタＡＢには他のバスマスタ＃２〜＃ｎからの
バス使用要求信号も入力される。そして、バスアーピタ
ＡＢは他のバスマスタからのバス使用要求との間の調停
を行い、その結果、パスマスタ＃１にバス使用を許可す
ると判断した場合は、バス使用許可信号ＢＧＩをバスマ
スタ＃１にアサートする。バスマスタ＃１はバス使用許
可信号ＢＧ１を受け取るとバスの使用を開始する。
バス使用要求信号も入力される。そして、バスアーピタ
ＡＢは他のバスマスタからのバス使用要求との間の調停
を行い、その結果、パスマスタ＃１にバス使用を許可す
ると判断した場合は、バス使用許可信号ＢＧＩをバスマ
スタ＃１にアサートする。バスマスタ＃１はバス使用許
可信号ＢＧ１を受け取るとバスの使用を開始する。
ところで、このバス使用サイクル中にバススレーブがリ
トライの応答を返した時、第３のＡＮＤゲートによりバ
ススレーブからのリトライ応答検出信号をＤ形フリップ
・フロップＦＦにセットする。
トライの応答を返した時、第３のＡＮＤゲートによりバ
ススレーブからのリトライ応答検出信号をＤ形フリップ
・フロップＦＦにセットする。
このリトライ要求の立上がりで全てのバス使用許可信号
ＢＧをラッチし、リトライを発生させたバスマスタをＤ
形フリップ・フロップＦＦに記憶する。
ＢＧをラッチし、リトライを発生させたバスマスタをＤ
形フリップ・フロップＦＦに記憶する。
このバスマスタを記憶したフリップ・フロップＦＦの出
力（即ち、リトライ）と、ＯＲゲートかう出力される全
てのバススレーブのビジィ−信号ＢＢの論理和を第２の
ＡＮＤゲートに入力する。
力（即ち、リトライ）と、ＯＲゲートかう出力される全
てのバススレーブのビジィ−信号ＢＢの論理和を第２の
ＡＮＤゲートに入力する。
そして、このリトライとビジィ−信号の論理積を第２の
ＡＮＤゲートで得てその出力をバスリクエスト禁止信号
ＢＩとする。このバスリクエスト禁止信号ＢＩはインバ
ータｒＮＶで反転されて第１のＡＮＤゲートに入力され
る。
ＡＮＤゲートで得てその出力をバスリクエスト禁止信号
ＢＩとする。このバスリクエスト禁止信号ＢＩはインバ
ータｒＮＶで反転されて第１のＡＮＤゲートに入力され
る。
このような状態において、バスマスタ＃１がリトライを
行うべく再びバス使用要求ＢＲＩを第１のＡＮＤゲート
にアサートしてきたとき、第１のＡＮＤゲートのもう一
方の人力にはバスリクエスト禁止信号ＢＴの反転した負
論理信号が入力されているため、ＯＲゲートから出力さ
れるバススレーブのビジィ−信号ＢＢがネゲートされる
まで、バスマスタ＃１のバス使用要求信号ＢＲはバスア
ーピタＡＢに送出されない。
行うべく再びバス使用要求ＢＲＩを第１のＡＮＤゲート
にアサートしてきたとき、第１のＡＮＤゲートのもう一
方の人力にはバスリクエスト禁止信号ＢＴの反転した負
論理信号が入力されているため、ＯＲゲートから出力さ
れるバススレーブのビジィ−信号ＢＢがネゲートされる
まで、バスマスタ＃１のバス使用要求信号ＢＲはバスア
ーピタＡＢに送出されない。
以上説明したように、本発明によれば、リトライを行う
バスマスタが実際にバススレーブがビジィ−状態でなく
なるまで、バスを使用することがなくなるためバスの帯
域幅が狭くなることがなく、その結果、バスの使用効率
が著しく向上する。
バスマスタが実際にバススレーブがビジィ−状態でなく
なるまで、バスを使用することがなくなるためバスの帯
域幅が狭くなることがなく、その結果、バスの使用効率
が著しく向上する。
第１図は本発明の原理構成図、
第２図は本発明の一実施例構成図、
第３図は本発明の信号タイミングチャート、及び
第４図は従来の構成図である。
（符号の説明）
Ａ・・・スレーブリトライ検出手段、
Ｂ・・・バスリクエスト制御手段、
ＡＢ・・・バスアーピタ、
ＳＢ・・・システムバス、
ＢＲ・・・バス使用要求信号、
ＢＧ・・・バス使用許可信号。
へ へ
Claims (1)
- 【特許請求の範囲】 １、複数のバスマスタと複数のバススレーブをシステム
バスを介して接続し、該システムバスの使用をバスアー
ピタで調停するマルチプロセッサシステムにおいて、 該バススレーブからのリトライ応答を監視するスレーブ
リトライ検出手段（Ａ）と、 該スレーブリトライ検出手段からのリトライ応答を受け
、バスマスタからのバス使用要求を制限するバスリクエ
スト制御手段（Ｂ）を備え、バスマスタからバススレー
ブへのアクセス中に、該バススレーブが該バスマスタに
対してリトライ応答を返送し、バスシーケンスの再起動
を要求するときに、 該バスリクエスト制御手段（Ｂ）は、該バススレーブが
リトライ応答したときには、バススレーブの各々のビジ
ィー状態を示す信号を受け、該リトライ応答を発生させ
たバスマスタによるバス使用要求を、いずれかのバスス
レーブのビジィー信号が出ている間ネゲートすることに
より、バススレーブのビジィー状態が解消されるまでリ
トライ応答を受けた該バスマスタにバス使用許可を与え
ないようにしたことを特徴とするバス制御方式。 ２、該スレーブリトライ検出手段は、一方の入力にバス
スレーブからのリトライ要求を受け、他方の入力に確認
信号を受け、一致したときリトライ応答を出力するＡＮ
Ｄゲートにより構成される請求項１に記載のバス制御方
式。 ３、該バスリクエスト制御手段は、該バスアーピタから
のバス使用許可信号と該リトライ要求を受けるＤ形フリ
ップ・フロップ（ＦＦ）と、該Ｄ形フリップ・フロップ
とバスビジィー信号を受けバスリクエスト禁止信号（Ｂ
Ｉ）を発生するＡＮＤゲートと、各バススレーブのビジ
ィー信号（ＢＢ）を出力するＯＲゲートにより構成され
る請求項１に記載のバス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32128990A JPH04191953A (ja) | 1990-11-27 | 1990-11-27 | バス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32128990A JPH04191953A (ja) | 1990-11-27 | 1990-11-27 | バス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04191953A true JPH04191953A (ja) | 1992-07-10 |
Family
ID=18130908
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32128990A Pending JPH04191953A (ja) | 1990-11-27 | 1990-11-27 | バス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04191953A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006189919A (ja) * | 2004-12-28 | 2006-07-20 | Canon Inc | 電子機器、制御方法及びコンピュータプログラム |
| JP2006252341A (ja) * | 2005-03-11 | 2006-09-21 | Canon Inc | 電子機器、制御方法、及びコンピュータプログラム |
-
1990
- 1990-11-27 JP JP32128990A patent/JPH04191953A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006189919A (ja) * | 2004-12-28 | 2006-07-20 | Canon Inc | 電子機器、制御方法及びコンピュータプログラム |
| JP2006252341A (ja) * | 2005-03-11 | 2006-09-21 | Canon Inc | 電子機器、制御方法、及びコンピュータプログラム |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0581335B1 (en) | Data processing system having units competing for access to shared resources and arbitration unit responsive to the status of the shared resources | |
| US5253347A (en) | Centralized arbitration system using the status of target resources to selectively mask requests from master units | |
| JPH0467224B2 (ja) | ||
| US5293491A (en) | Data processing system and memory controller for lock semaphore operations | |
| JPH0652096A (ja) | データ処理システム内でアービタを用いてバス仲裁を実行する方法および装置 | |
| JPS5837585B2 (ja) | ケイサンキソウチ | |
| US5274785A (en) | Round robin arbiter circuit apparatus | |
| JPH02306359A (ja) | アービトレーシヨン制御装置 | |
| JPH07105146A (ja) | 共有メモリ装置 | |
| US6279066B1 (en) | System for negotiating access to a shared resource by arbitration logic in a shared resource negotiator | |
| JPH04191953A (ja) | バス制御方式 | |
| JPH10320349A (ja) | プロセッサ及び当該プロセッサを用いるデータ転送システム | |
| JPH1125036A (ja) | 調停システム、およびアクセスを調停する方法 | |
| JPH03122745A (ja) | Ｄｍａ制御方式 | |
| JPH04141757A (ja) | バス制御方式 | |
| JPS62154045A (ja) | バス調停方式 | |
| JPS63175964A (ja) | 共有メモリ | |
| JPH0962640A (ja) | 共有メモリのアクセス制御方法 | |
| KR100243868B1 (ko) | 주 전산기에서의 중재로직 방법 | |
| JPH0991194A (ja) | 調停システムおよび調停方法 | |
| JPS6160162A (ja) | バス調停方式 | |
| JPH02281356A (ja) | 共有メモリ装置 | |
| JP2742135B2 (ja) | バス調停装置 | |
| JP2555941B2 (ja) | バスアービトレーション方式 | |
| JP2001167049A (ja) | バス調停装置 |