JP2000259554A - マイクロプロセッサとマイクロプロセッサを含むシステム及びマイクロプロセッサのバスサイクル制御方法 - Google Patents
マイクロプロセッサとマイクロプロセッサを含むシステム及びマイクロプロセッサのバスサイクル制御方法Info
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- JP2000259554A JP2000259554A JP11062049A JP6204999A JP2000259554A JP 2000259554 A JP2000259554 A JP 2000259554A JP 11062049 A JP11062049 A JP 11062049A JP 6204999 A JP6204999 A JP 6204999A JP 2000259554 A JP2000259554 A JP 2000259554A
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
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Abstract
(57)【要約】
【目的】 マイクロプロセッサがバスサイクルを発行し
たが、相手側からＲＥＡＤＹ信号が長時間返ってこない
状況下において、他の処理要求があった場合に、実行中
のバスサイクルを中断して、この他の処理を先に実行さ
せる。 【構成】 バスリトライ（ＢＲＴＹ）信号を出力するバ
スリトライ出力部（４０）を含むブリッジ・チップ１２
と、ブリッジ・チップ１２から入力されるバスリトライ
信号の有無を判定するバスリトライ判定部（３０）と、
前記バスリトライ判定部（３０）がバスリトライ信号の
入力を検出すると実行中のバスサイクルを一旦中断させ
た後に再実行させるバスサイクル制御部（３８）と、前
記バスサイクルの中断時に他の処理要求の有無を判定す
るインタラプト判定部（３２）と、前記インタラプト判
定部（３２）が他の処理要求を検出すると前記バスサイ
クルの再実行前にこの他の処理を実行させるインタラプ
ト制御部（３８）とを含むマイクロプロセッサ（ＭＰ
Ｕ）１０とを用いる。
たが、相手側からＲＥＡＤＹ信号が長時間返ってこない
状況下において、他の処理要求があった場合に、実行中
のバスサイクルを中断して、この他の処理を先に実行さ
せる。 【構成】 バスリトライ（ＢＲＴＹ）信号を出力するバ
スリトライ出力部（４０）を含むブリッジ・チップ１２
と、ブリッジ・チップ１２から入力されるバスリトライ
信号の有無を判定するバスリトライ判定部（３０）と、
前記バスリトライ判定部（３０）がバスリトライ信号の
入力を検出すると実行中のバスサイクルを一旦中断させ
た後に再実行させるバスサイクル制御部（３８）と、前
記バスサイクルの中断時に他の処理要求の有無を判定す
るインタラプト判定部（３２）と、前記インタラプト判
定部（３２）が他の処理要求を検出すると前記バスサイ
クルの再実行前にこの他の処理を実行させるインタラプ
ト制御部（３８）とを含むマイクロプロセッサ（ＭＰ
Ｕ）１０とを用いる。
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロプロセッ
サとマイクロプロセッサを含むシステム及びマイクロプ
ロセッサのバスサイクル制御方法に関し、より詳しく
は、マイクロプロセッサがバスサイクルを実行している
状態で、他の処理要求が発生した場合のバスサイクル及
び要求された他の処理の制御に関する。
サとマイクロプロセッサを含むシステム及びマイクロプ
ロセッサのバスサイクル制御方法に関し、より詳しく
は、マイクロプロセッサがバスサイクルを実行している
状態で、他の処理要求が発生した場合のバスサイクル及
び要求された他の処理の制御に関する。
【０００２】
【従来の技術】マイクロプロセッサを含むシステムの一
例を図７に示す。図７は、パーソナル・コンピュータを
例にしたＭＰＵ（マイクロプロセッサ・ユニット）８０
と他のデバイス８４，８６，８８との接続形態の一例を
示すブロック図である。ＭＰＵ８０はローカル・バスを
介してブリッジ・チップ８２に接続されている。ローカ
ル・バスは、図８に示すＭＰＵ８０内部のＢＩＵ（バス
・インターフェイス・ユニット）９０に接続されてい
る。ブリッジ・チップ８２は、ＭＰＵ８０が接続される
バスと他のデバイス８４，８６，８８が接続されるバス
の相互変換を行う。ブリッジ・チップ８２には、ＡＧＰ
（Accelerated graphics port）バスを介してビデオ
・チップ８４が接続されている。ビデオ・チップ８４は
画像処理を行うデバイスである。またメモリ・バスを介
してメモリ（記憶素子）８８が接続されている。さらに
ＰＣＩ（Peripheral component interconnect）バス
を介してオーディオ・チップ８６が接続されている。オ
ーディオ・チップ８６は音声処理を行うデバイスであ
る。
例を図７に示す。図７は、パーソナル・コンピュータを
例にしたＭＰＵ（マイクロプロセッサ・ユニット）８０
と他のデバイス８４，８６，８８との接続形態の一例を
示すブロック図である。ＭＰＵ８０はローカル・バスを
介してブリッジ・チップ８２に接続されている。ローカ
ル・バスは、図８に示すＭＰＵ８０内部のＢＩＵ（バス
・インターフェイス・ユニット）９０に接続されてい
る。ブリッジ・チップ８２は、ＭＰＵ８０が接続される
バスと他のデバイス８４，８６，８８が接続されるバス
の相互変換を行う。ブリッジ・チップ８２には、ＡＧＰ
（Accelerated graphics port）バスを介してビデオ
・チップ８４が接続されている。ビデオ・チップ８４は
画像処理を行うデバイスである。またメモリ・バスを介
してメモリ（記憶素子）８８が接続されている。さらに
ＰＣＩ（Peripheral component interconnect）バス
を介してオーディオ・チップ８６が接続されている。オ
ーディオ・チップ８６は音声処理を行うデバイスであ
る。
【０００３】次に、ビデオ・チップ８４へのバスサイク
ル実行中に、オーディオ・チップ８６から他の処理要求
（以下、インタラプト要求ともいう）が発生した場合を
例にして、バスサイクル及びインタラプトの処理を説明
する。図８はこのときの信号（バスサイクル，ＲＥＡＤ
Ｙ（レディ）信号，インタラプト信号，インタラプト処
理のバスサイクル）の流れを示す図であり、図９はこの
ときのバスサイクル及びインタラプトの処理の流れを示
すフロー・チャート図であり、図１０はこのときの信号
（バスサイクル，ＲＥＡＤＹ信号，インタラプト信号）
及びインタラプト処理の動作状態を示すタイミング図で
ある。ここで、ＲＥＡＤＹ信号は、バスサイクルを受け
取った側が、要求された命令を理解する或いは要求され
た処理を完了し、ＭＰＵへバスサイクルを終了してもよ
いことを知らせる信号である。そのため、ＲＥＡＤＹ信
号が返ってくると、ＭＰＵは次の処理を要求するバスサ
イクルを発生させる。また、ビデオ８４の処理よりもオ
ーディオ８６の処理の方が優先度が高いものとする。
ル実行中に、オーディオ・チップ８６から他の処理要求
（以下、インタラプト要求ともいう）が発生した場合を
例にして、バスサイクル及びインタラプトの処理を説明
する。図８はこのときの信号（バスサイクル，ＲＥＡＤ
Ｙ（レディ）信号，インタラプト信号，インタラプト処
理のバスサイクル）の流れを示す図であり、図９はこの
ときのバスサイクル及びインタラプトの処理の流れを示
すフロー・チャート図であり、図１０はこのときの信号
（バスサイクル，ＲＥＡＤＹ信号，インタラプト信号）
及びインタラプト処理の動作状態を示すタイミング図で
ある。ここで、ＲＥＡＤＹ信号は、バスサイクルを受け
取った側が、要求された命令を理解する或いは要求され
た処理を完了し、ＭＰＵへバスサイクルを終了してもよ
いことを知らせる信号である。そのため、ＲＥＡＤＹ信
号が返ってくると、ＭＰＵは次の処理を要求するバスサ
イクルを発生させる。また、ビデオ８４の処理よりもオ
ーディオ８６の処理の方が優先度が高いものとする。
【０００４】まず、ＭＰＵ８０は、ビデオ・チップ８４
へバスサイクルを発生する（Ｓ１０２）。ここで、ビデ
オ・チップ８４の画像処理に長時間かかるものとする。
そうすると、ＭＰＵ８０は、ビデオ・チップ８４からＲ
ＥＡＤＹ信号が返ってくるまでこのバスサイクルを実行
し続ける（Ｓ１０４）。このとき、ローカル・バスは、
ビデオ・チップ８４の処理に占有されている。そのた
め、図１０に示すように、ビデオ・チップ８４へのバス
サイクルを実行中に、オーディオ・チップ８６からイン
タラプト要求を受けた場合、ＭＰＵ８０はオーディオ８
６への処理を行うことができない。そして、ビデオ・チ
ップ８４が実行可能状態になってＲＥＡＤＹ信号が返っ
てくると、ビデオ・チップ８４へのバスサイクルは完了
となり（Ｓ１０６）、ローカル・バスは開放される。そ
の後、オーディオ・チップ８６からインタラプト要求が
発生しているので（Ｓ１１２）、オーディオ・チップ８
６へのバスサイクルを発生してインタラプト処理を行う
ことができる（Ｓ１１４）。
へバスサイクルを発生する（Ｓ１０２）。ここで、ビデ
オ・チップ８４の画像処理に長時間かかるものとする。
そうすると、ＭＰＵ８０は、ビデオ・チップ８４からＲ
ＥＡＤＹ信号が返ってくるまでこのバスサイクルを実行
し続ける（Ｓ１０４）。このとき、ローカル・バスは、
ビデオ・チップ８４の処理に占有されている。そのた
め、図１０に示すように、ビデオ・チップ８４へのバス
サイクルを実行中に、オーディオ・チップ８６からイン
タラプト要求を受けた場合、ＭＰＵ８０はオーディオ８
６への処理を行うことができない。そして、ビデオ・チ
ップ８４が実行可能状態になってＲＥＡＤＹ信号が返っ
てくると、ビデオ・チップ８４へのバスサイクルは完了
となり（Ｓ１０６）、ローカル・バスは開放される。そ
の後、オーディオ・チップ８６からインタラプト要求が
発生しているので（Ｓ１１２）、オーディオ・チップ８
６へのバスサイクルを発生してインタラプト処理を行う
ことができる（Ｓ１１４）。
【０００５】このように画像処理に長時間かかった場合
は、オーディオ・チップ８６からの処理要求は、ビデオ
・チップ８４からＲＥＡＤＹ信号が返ってくるまで待た
されることになる。そしてこの遅れにより、音を出すべ
きタイミングにオーディオ８６の処理が間に合わなくな
り、リズムが狂ったり音が途切れる等の不都合が生じ
る。つまり、従来のマイクロプロセッサ８０では、ＲＥ
ＡＤＹ信号を待っている状態で緊急度の高い他の処理要
求を受け取った場合でも、実行中のバスサイクルが完了
するまで、その処理は待たされることになる。
は、オーディオ・チップ８６からの処理要求は、ビデオ
・チップ８４からＲＥＡＤＹ信号が返ってくるまで待た
されることになる。そしてこの遅れにより、音を出すべ
きタイミングにオーディオ８６の処理が間に合わなくな
り、リズムが狂ったり音が途切れる等の不都合が生じ
る。つまり、従来のマイクロプロセッサ８０では、ＲＥ
ＡＤＹ信号を待っている状態で緊急度の高い他の処理要
求を受け取った場合でも、実行中のバスサイクルが完了
するまで、その処理は待たされることになる。
【０００６】このようなバスサイクルを送った相手側の
処理時間が長くかかり、ＲＥＡＤＹ信号が長時間返って
こない場合の処理方法として、強制終了する方法や少し
ずつ目的の処理を行う方法等が用いられている。強制終
了する方法は、ハードウェアによるタイマを用い、一定
時間待ってもＲＥＡＤＹ信号が返ってこない場合は強制
終了し、バス・タイムアウト・エラーをマイクロプロセ
ッサへ送り、システム・プログラムによるエラー処理を
行う。しかしこの方法では、実行中の処理を停止する必
要があり、さらにはエラー処理のためのソフトウェアの
負担が大きい。また、少しずつ目的の処理を行う方法
は、ソフトウェア処理により、待ち時間が長いハードウ
ェアへのアクセスは一気に行わずに、ＲＥＡＤＹ状態か
どうかを確認しながら少しずつ処理を行う。しかしこの
方法も、ソフトウェアの負担が大きく、さらには少しず
つ目的の処理を行うため実行速度が低下してしまう。
処理時間が長くかかり、ＲＥＡＤＹ信号が長時間返って
こない場合の処理方法として、強制終了する方法や少し
ずつ目的の処理を行う方法等が用いられている。強制終
了する方法は、ハードウェアによるタイマを用い、一定
時間待ってもＲＥＡＤＹ信号が返ってこない場合は強制
終了し、バス・タイムアウト・エラーをマイクロプロセ
ッサへ送り、システム・プログラムによるエラー処理を
行う。しかしこの方法では、実行中の処理を停止する必
要があり、さらにはエラー処理のためのソフトウェアの
負担が大きい。また、少しずつ目的の処理を行う方法
は、ソフトウェア処理により、待ち時間が長いハードウ
ェアへのアクセスは一気に行わずに、ＲＥＡＤＹ状態か
どうかを確認しながら少しずつ処理を行う。しかしこの
方法も、ソフトウェアの負担が大きく、さらには少しず
つ目的の処理を行うため実行速度が低下してしまう。
【０００７】
【発明が解決しようとする課題】本発明の目的は、マイ
クロプロセッサがバスサイクルを発行したがＲＥＡＤＹ
信号が長時間返ってこない状況下において、他の処理要
求があった場合に、実行中のバスサイクルを中断して、
この他の処理を先に実行させることである。
クロプロセッサがバスサイクルを発行したがＲＥＡＤＹ
信号が長時間返ってこない状況下において、他の処理要
求があった場合に、実行中のバスサイクルを中断して、
この他の処理を先に実行させることである。
【０００８】
【課題を解決するための手段】本発明のマイクロプロセ
ッサの要旨とするところは、外部から入力されるバスリ
トライ信号の有無を判定するバスリトライ判定部と、前
記バスリトライ判定部がバスリトライ信号の入力を検出
すると実行中のバスサイクルを一旦中断させた後に再実
行させるバスサイクル制御部とを含むことにある。
ッサの要旨とするところは、外部から入力されるバスリ
トライ信号の有無を判定するバスリトライ判定部と、前
記バスリトライ判定部がバスリトライ信号の入力を検出
すると実行中のバスサイクルを一旦中断させた後に再実
行させるバスサイクル制御部とを含むことにある。
【０００９】また、本発明のマイクロプロセッサを含む
システムの要旨とするところは、バスリトライ信号を出
力するバスリトライ出力装置と、前記バスリトライ出力
装置から入力されるバスリトライ信号の有無を判定する
バスリトライ判定部と、このバスリトライ判定部がバス
リトライ信号の入力を検出すると実行中のバスサイクル
を一旦中断させた後に再実行させるバスサイクル制御部
とを含むマイクロプロセッサとを含むことにある。
システムの要旨とするところは、バスリトライ信号を出
力するバスリトライ出力装置と、前記バスリトライ出力
装置から入力されるバスリトライ信号の有無を判定する
バスリトライ判定部と、このバスリトライ判定部がバス
リトライ信号の入力を検出すると実行中のバスサイクル
を一旦中断させた後に再実行させるバスサイクル制御部
とを含むマイクロプロセッサとを含むことにある。
【００１０】また、本発明のマイクロプロセッサのバス
サイクル制御方法の要旨とするところは、マイクロプロ
セッサへバスリトライ信号を出力するバスリトライ出力
ステップと、バスリトライ信号がマイクロプロセッサに
入力されるとマイクロプロセッサが実行中のバスサイク
ルを一旦中断させた後に再実行させる再実行ステップと
を含むことにある。
サイクル制御方法の要旨とするところは、マイクロプロ
セッサへバスリトライ信号を出力するバスリトライ出力
ステップと、バスリトライ信号がマイクロプロセッサに
入力されるとマイクロプロセッサが実行中のバスサイク
ルを一旦中断させた後に再実行させる再実行ステップと
を含むことにある。
【００１１】
【発明の実施の形態】次に、本発明に係るマイクロプロ
セッサを含むシステム及びバスサイクル制御方法の実施
の形態について、図面に基づいて詳しく説明する。本実
施形態では、図７と同様なパーソナル・コンピュータを
例にして説明を行う。図１は、本発明に係るマイクロプ
ロセッサを含むシステムであり、ブリッジ・チップ１２
から出力されるＢＲＴＹ（バスリトライ）信号がＭＰＵ
（マイクロプロセッサ・ユニット）１０へ入力される。
すなわち、ローカル・バスにＢＲＴＹ信号線が追加され
ている。
セッサを含むシステム及びバスサイクル制御方法の実施
の形態について、図面に基づいて詳しく説明する。本実
施形態では、図７と同様なパーソナル・コンピュータを
例にして説明を行う。図１は、本発明に係るマイクロプ
ロセッサを含むシステムであり、ブリッジ・チップ１２
から出力されるＢＲＴＹ（バスリトライ）信号がＭＰＵ
（マイクロプロセッサ・ユニット）１０へ入力される。
すなわち、ローカル・バスにＢＲＴＹ信号線が追加され
ている。
【００１２】図２は、ＭＰＵ１０内部のＢＩＵ（バス・
インターフェイス・ユニット）２０の本発明に係る部分
の構成の概要を示すブロック図であり、ＭＰＵ１０外部
から入力されるＢＲＴＹ信号の有無を判定するＢＲＴＹ
判定部３０が含まれている。また、インタラプト信号の
有無を判定するインタラプト判定部３２と、ＲＥＡＤＹ
信号の有無を判定するＲＥＡＤＹ判定部３４と、バスサ
イクルを発生させるバスサイクル発生部３６とを含む。
これらＢＲＴＹ判定部３０，インタラプト判定部３２，
ＲＥＡＤＹ判定部３４，バスサイクル発生部３６は制御
部３８に接続されている。また、バスサイクル発生部３
６とＲＥＡＤＹ判定部３４及びインタラプト判定部３２
は従来と同様のものを用いることができる。
インターフェイス・ユニット）２０の本発明に係る部分
の構成の概要を示すブロック図であり、ＭＰＵ１０外部
から入力されるＢＲＴＹ信号の有無を判定するＢＲＴＹ
判定部３０が含まれている。また、インタラプト信号の
有無を判定するインタラプト判定部３２と、ＲＥＡＤＹ
信号の有無を判定するＲＥＡＤＹ判定部３４と、バスサ
イクルを発生させるバスサイクル発生部３６とを含む。
これらＢＲＴＹ判定部３０，インタラプト判定部３２，
ＲＥＡＤＹ判定部３４，バスサイクル発生部３６は制御
部３８に接続されている。また、バスサイクル発生部３
６とＲＥＡＤＹ判定部３４及びインタラプト判定部３２
は従来と同様のものを用いることができる。
【００１３】ＢＲＴＹ判定部３０，インタラプト判定部
３２，ＲＥＡＤＹ判定部３４，バスサイクル発生部３６
は制御部３８で制御され、ＢＲＴＹ信号が入力される
と、現在実行しているバスサイクルを一旦中断させる。
また、このバスサイクルの中断時に、インタラプト信号
の有無を調べる。インタラプト要求が検出されると、こ
のインタラプトの処理をバスサイクルの再実行よりも先
に行わせる。インタラプト要求がなくなれば、中断して
いたバスサイクルを再実行させる。
３２，ＲＥＡＤＹ判定部３４，バスサイクル発生部３６
は制御部３８で制御され、ＢＲＴＹ信号が入力される
と、現在実行しているバスサイクルを一旦中断させる。
また、このバスサイクルの中断時に、インタラプト信号
の有無を調べる。インタラプト要求が検出されると、こ
のインタラプトの処理をバスサイクルの再実行よりも先
に行わせる。インタラプト要求がなくなれば、中断して
いたバスサイクルを再実行させる。
【００１４】図３は、ブリッジ・チップ１２の本発明に
係る部分の構成の概要を示すブロック図であり、ＢＲＴ
Ｙ信号を出力するＢＲＴＹ出力部４０を含む。また、イ
ンタラプト要求の有無を監視するインタラプト監視部４
４と、インタラプトと実行中のバスサイクルとの優先度
を比較する優先度判定部４６とを含む。また、図示して
いないが、インタラプトとの優先度を比較する現在実行
中のバスサイクルを監視するバスサイクル監視部も含
む。ＢＲＴＹ出力部４０，インタラプト監視部４４，優
先度判定部４６は制御部４８で制御され、インタラプト
要求が発生すると、このインタラプト要求と実行中のバ
スサイクルとの優先度の比較を行い、インタラプト要求
の方が優先度が高ければ、ＢＲＴＹ信号を出力させる。
係る部分の構成の概要を示すブロック図であり、ＢＲＴ
Ｙ信号を出力するＢＲＴＹ出力部４０を含む。また、イ
ンタラプト要求の有無を監視するインタラプト監視部４
４と、インタラプトと実行中のバスサイクルとの優先度
を比較する優先度判定部４６とを含む。また、図示して
いないが、インタラプトとの優先度を比較する現在実行
中のバスサイクルを監視するバスサイクル監視部も含
む。ＢＲＴＹ出力部４０，インタラプト監視部４４，優
先度判定部４６は制御部４８で制御され、インタラプト
要求が発生すると、このインタラプト要求と実行中のバ
スサイクルとの優先度の比較を行い、インタラプト要求
の方が優先度が高ければ、ＢＲＴＹ信号を出力させる。
【００１５】次に、このようなＭＰＵ（マイクロプロセ
ッサ・ユニット）１０のバスサイクル及びインタラプト
の処理について説明する。本実施形態では、ビデオ・チ
ップ８４へバスサイクルを発生してＲＥＤＹ信号が返っ
てくるのを待っている状態で、より優先度の高いオーデ
ィオ・チップ８６からのインタラプト要求が発生した場
合を例にして説明する。図５はこのときのバスサイクル
及びインタラプトの処理の流れを示すフロー・チャート
図であり、図６はこのときの信号（インタラプト信号，
バスサイクル，ＲＥＡＤＹ信号，ＢＲＴＹ信号）とイン
タラプト処理の状態を示すタイミング図である。
ッサ・ユニット）１０のバスサイクル及びインタラプト
の処理について説明する。本実施形態では、ビデオ・チ
ップ８４へバスサイクルを発生してＲＥＤＹ信号が返っ
てくるのを待っている状態で、より優先度の高いオーデ
ィオ・チップ８６からのインタラプト要求が発生した場
合を例にして説明する。図５はこのときのバスサイクル
及びインタラプトの処理の流れを示すフロー・チャート
図であり、図６はこのときの信号（インタラプト信号，
バスサイクル，ＲＥＡＤＹ信号，ＢＲＴＹ信号）とイン
タラプト処理の状態を示すタイミング図である。
【００１６】まず、ビデオ・チップ８４へバスサイクル
を発生する（Ｓ１０２）。ビデオ・チップ８４からＲＥ
ＡＤＹ信号が返ってこず、さらにＢＲＴＹ信号も入力さ
れていない状態では、ＭＰＵ１０はＲＥＡＤＹ信号が返
ってくるのを待ち続ける（Ｓ１０４，Ｓ１２２）。この
とき、ローカル・バスはビデオ８４の処理に占有されて
いる。
を発生する（Ｓ１０２）。ビデオ・チップ８４からＲＥ
ＡＤＹ信号が返ってこず、さらにＢＲＴＹ信号も入力さ
れていない状態では、ＭＰＵ１０はＲＥＡＤＹ信号が返
ってくるのを待ち続ける（Ｓ１０４，Ｓ１２２）。この
とき、ローカル・バスはビデオ８４の処理に占有されて
いる。
【００１７】この状態でオーディオ・チップ８６からイ
ンタラプト要求があると、ブリッジ・チップ１２では、
このオーディオ８６からのインタラプトとビデオ８４へ
のバスサイクルとの優先度を比較する。本実施形態の設
定では、オーディオ８６からのインタラプトの方が優先
度が高いため、ブリッジ・チップ１２はＢＲＴＹ信号を
出力する。
ンタラプト要求があると、ブリッジ・チップ１２では、
このオーディオ８６からのインタラプトとビデオ８４へ
のバスサイクルとの優先度を比較する。本実施形態の設
定では、オーディオ８６からのインタラプトの方が優先
度が高いため、ブリッジ・チップ１２はＢＲＴＹ信号を
出力する。
【００１８】ＢＲＴＹ信号が入力されると、ＭＰＵ１０
は実行中のバスサイクルを中断する（Ｓ１２４）。これ
により、ローカル・バスは開放される。バスサイクルを
中断した後、ＭＰＵ１０はインタラプト要求の有無を調
べる（Ｓ１１２）。インタラプト要求が検出されると、
インタラプト処理をバスサイクルの再実行よりも先に行
う（Ｓ１１４）。本実施形態では、オーディオ・チップ
８６からインタラプト要求が発生しているので、オーデ
ィオ８６の処理を先に行う。インタラプト処理が完了す
れば、中断していたビデオ８４へのバスサイクルを再実
行する（Ｓ１０２）。その後、ＲＥＡＤＹ信号がビデオ
・チップ８４から返ってくると、バスサイクルは完了と
なる（Ｓ１０６）。
は実行中のバスサイクルを中断する（Ｓ１２４）。これ
により、ローカル・バスは開放される。バスサイクルを
中断した後、ＭＰＵ１０はインタラプト要求の有無を調
べる（Ｓ１１２）。インタラプト要求が検出されると、
インタラプト処理をバスサイクルの再実行よりも先に行
う（Ｓ１１４）。本実施形態では、オーディオ・チップ
８６からインタラプト要求が発生しているので、オーデ
ィオ８６の処理を先に行う。インタラプト処理が完了す
れば、中断していたビデオ８４へのバスサイクルを再実
行する（Ｓ１０２）。その後、ＲＥＡＤＹ信号がビデオ
・チップ８４から返ってくると、バスサイクルは完了と
なる（Ｓ１０６）。
【００１９】このように本発明のＭＰＵ１０は、ビデオ
８４からのＲＥＡＤＹ信号を待っている状態で、オーデ
ィオ８６から緊急度の高いインタラプト要求が発生した
場合でも、ビデオ８４へのバスサイクルを一旦中断させ
て、オーディオ８６へのインタラプト処理を優先的に行
うことができる。そのため、ビデオ８４の処理時間の影
響によって音声処理が遅れることはなくなり、従来の音
飛びやリズムの狂い等を防止することができる。しか
も、これらの処理は、ハードウェアのみで実行している
ので、高速かつ確実に処理することができる。
８４からのＲＥＡＤＹ信号を待っている状態で、オーデ
ィオ８６から緊急度の高いインタラプト要求が発生した
場合でも、ビデオ８４へのバスサイクルを一旦中断させ
て、オーディオ８６へのインタラプト処理を優先的に行
うことができる。そのため、ビデオ８４の処理時間の影
響によって音声処理が遅れることはなくなり、従来の音
飛びやリズムの狂い等を防止することができる。しか
も、これらの処理は、ハードウェアのみで実行している
ので、高速かつ確実に処理することができる。
【００２０】ここで、図３に示すように、ブリッジ・チ
ップ１２は、ＭＰＵ１０がオーディオ８６のインタラプ
ト処理を行っている間もビデオ・チップ８４へバスサイ
クルを発生し続けるバスサイクル継続発生部４２を含
む。そのため、図４（ａ）に示すビデオ・チップ８４へ
のバスサイクルが中断されて、ＭＰＵ１０が図４（ｂ）
に示すオーディオ・チップ８６へのバスサイクルを発生
させた場合でも、バスサイクル継続発生部４２により、
ビデオ・チップ８４へのバスサイクルは継続される。こ
のようなバスサイクル継続発生部４２を用いることによ
り、図４（ａ）に示す従来と同様のバスサイクルをビデ
オ・チップ８４へ発生し続けることができるので、ビデ
オ・チップの変更等を避けることができる。
ップ１２は、ＭＰＵ１０がオーディオ８６のインタラプ
ト処理を行っている間もビデオ・チップ８４へバスサイ
クルを発生し続けるバスサイクル継続発生部４２を含
む。そのため、図４（ａ）に示すビデオ・チップ８４へ
のバスサイクルが中断されて、ＭＰＵ１０が図４（ｂ）
に示すオーディオ・チップ８６へのバスサイクルを発生
させた場合でも、バスサイクル継続発生部４２により、
ビデオ・チップ８４へのバスサイクルは継続される。こ
のようなバスサイクル継続発生部４２を用いることによ
り、図４（ａ）に示す従来と同様のバスサイクルをビデ
オ・チップ８４へ発生し続けることができるので、ビデ
オ・チップの変更等を避けることができる。
【００２１】このように、マイクロプロセッサに、外部
からＢＲＴＹ信号が入力されるとバスサイクルを一旦中
断した後に再実行させる機能を持たせることにより、実
行中のバスサイクルを途中で中断して他の処理を先に行
わせることができる。また、実行中のバスサイクルより
も優先度が高い処理要求が発生した場合にＢＲＴＹ信号
を出力させることにより、実行中のバスサイクルを中断
して、優先度の高い処理を先に実行させることが可能と
なる。
からＢＲＴＹ信号が入力されるとバスサイクルを一旦中
断した後に再実行させる機能を持たせることにより、実
行中のバスサイクルを途中で中断して他の処理を先に行
わせることができる。また、実行中のバスサイクルより
も優先度が高い処理要求が発生した場合にＢＲＴＹ信号
を出力させることにより、実行中のバスサイクルを中断
して、優先度の高い処理を先に実行させることが可能と
なる。
【００２２】以上、本発明の一実施形態について説明し
たが、本発明に係るマイクロプロセッサ及びマイクロプ
ロセッサのバスサイクル制御方法はその他の態様でも実
施し得るものである。例えば、本発明のマイクロプロセ
ッサ及びマイクロプロセッサのバスサイクル制御方法
は、パーソナル・コンピュータに限定はされず、マイク
ロプロセッサを含む任意のシステムに用いることができ
る。また、本発明のマイクロプロセッサ及びマイクロプ
ロセッサのバスサイクル制御方法は、実行中のバスサイ
クルをＢＲＴＹ信号で中断し、他の処理を行った後、バ
スサイクルを再実行するので、例えば、上述したオーデ
ィオ処理の代わりに、マウスやキーボードからの入力処
理を先に行わせること等もできる。
たが、本発明に係るマイクロプロセッサ及びマイクロプ
ロセッサのバスサイクル制御方法はその他の態様でも実
施し得るものである。例えば、本発明のマイクロプロセ
ッサ及びマイクロプロセッサのバスサイクル制御方法
は、パーソナル・コンピュータに限定はされず、マイク
ロプロセッサを含む任意のシステムに用いることができ
る。また、本発明のマイクロプロセッサ及びマイクロプ
ロセッサのバスサイクル制御方法は、実行中のバスサイ
クルをＢＲＴＹ信号で中断し、他の処理を行った後、バ
スサイクルを再実行するので、例えば、上述したオーデ
ィオ処理の代わりに、マウスやキーボードからの入力処
理を先に行わせること等もできる。
【００２３】また、ＢＲＴＹ信号は、ブリッジ・チップ
に限定はされず、マイクロプロセッサ外部の任意の装置
から送ることができる。ただし、実行中のバスサイクル
とインタラプト要求とを比較して、実行中のバスサイク
ルを中断する必要があるのか或いは中断してもよいのか
を判断する必要があるので、マイクロプロセッサのバス
を監視できる装置を用いる。
に限定はされず、マイクロプロセッサ外部の任意の装置
から送ることができる。ただし、実行中のバスサイクル
とインタラプト要求とを比較して、実行中のバスサイク
ルを中断する必要があるのか或いは中断してもよいのか
を判断する必要があるので、マイクロプロセッサのバス
を監視できる装置を用いる。
【００２４】以上、本発明に係るマイクロプロセッサ及
びマイクロプロセッサのバスサイクル制御方法の実施例
について、図面に基づいて種々説明したが、本発明は図
示したマイクロプロセッサ及びマイクロプロセッサのバ
スサイクル制御方法に限定されるものではない。例え
ば、電源が入っていない機器へアクセスした場合のイン
タラプト処理を行うこともできる。本発明を用いると、
電源が入っておらずＲＥＡＤＹ信号が返ってこない場合
に、他の処理を行ったり、電源をオンにするインタラプ
トを発生させること等ができる。また、ＣＳ（通信衛
星）放送受信装置のデータ取り込み要求の制御に用いる
こともできる。ＣＳ放送では一方的にデータが送られて
くるので、データの取りこぼしは致命的なエラーとな
る。しかし、本発明を用いると、データの取り込み要求
を最優先で実行させることができる。その他、本発明は
その趣旨を逸脱しない範囲で当業者の知識に基づき種々
なる改良，修正，変形を加えた態様で実施できるもので
ある。
びマイクロプロセッサのバスサイクル制御方法の実施例
について、図面に基づいて種々説明したが、本発明は図
示したマイクロプロセッサ及びマイクロプロセッサのバ
スサイクル制御方法に限定されるものではない。例え
ば、電源が入っていない機器へアクセスした場合のイン
タラプト処理を行うこともできる。本発明を用いると、
電源が入っておらずＲＥＡＤＹ信号が返ってこない場合
に、他の処理を行ったり、電源をオンにするインタラプ
トを発生させること等ができる。また、ＣＳ（通信衛
星）放送受信装置のデータ取り込み要求の制御に用いる
こともできる。ＣＳ放送では一方的にデータが送られて
くるので、データの取りこぼしは致命的なエラーとな
る。しかし、本発明を用いると、データの取り込み要求
を最優先で実行させることができる。その他、本発明は
その趣旨を逸脱しない範囲で当業者の知識に基づき種々
なる改良，修正，変形を加えた態様で実施できるもので
ある。
【図１】本発明に係るマイクロプロセッサ（ＭＰＵ）を
含むシステムのバスサイクル及びインタラプトの処理に
関係する信号の流れを示すブロック図である。
含むシステムのバスサイクル及びインタラプトの処理に
関係する信号の流れを示すブロック図である。
【図２】図１に示すマイクロプロセッサのＢＩＵの本発
明に係る部分の構成概要を示すブロック図である。
明に係る部分の構成概要を示すブロック図である。
【図３】図１に示すマイクロプロセッサを含むシステム
のブリッジ・チップの本発明に係る部分の構成概要を示
すブロック図である。
のブリッジ・チップの本発明に係る部分の構成概要を示
すブロック図である。
【図４】図３に示すブリッジ・チップのバスサイクル継
続発生部によるバスサイクルの流れを示すブロック図で
ある。
続発生部によるバスサイクルの流れを示すブロック図で
ある。
【図５】図１に示すマイクロプロセッサを含むシステム
のバスサイクル及びインタラプトの処理の流れの一例を
示すフロー・チャート図である。
のバスサイクル及びインタラプトの処理の流れの一例を
示すフロー・チャート図である。
【図６】図１に示すマイクロプロセッサを含むシステム
のバスサイクル及びインタラプトの処理に関係する信号
とインタラプト処理の状態を示すタイミング図である。
のバスサイクル及びインタラプトの処理に関係する信号
とインタラプト処理の状態を示すタイミング図である。
【図７】従来のマイクロプロセッサ（ＭＰＵ）と他のデ
バイスとの接続形態の一例を示すブロック図である。
バイスとの接続形態の一例を示すブロック図である。
【図８】図７に示すマイクロプロセッサを含むシステム
のバスサイクル及びインタラプトの処理に関係する信号
の流れを示すブロック図である。
のバスサイクル及びインタラプトの処理に関係する信号
の流れを示すブロック図である。
【図９】図８に示すマイクロプロセッサを含むシステム
のバスサイクル及びインタラプトの処理の流れの一例を
示すフロー・チャート図である。
のバスサイクル及びインタラプトの処理の流れの一例を
示すフロー・チャート図である。
【図１０】図８に示すマイクロプロセッサを含むシステ
ムのバスサイクル及びインタラプトの処理に関係する信
号とインタラプト処理の状態を示すタイミング図であ
る。
ムのバスサイクル及びインタラプトの処理に関係する信
号とインタラプト処理の状態を示すタイミング図であ
る。
１０：ＭＰＵ（マイクロプロセッサ・ユニット） １２：ブリッジ・チップ ２０：ＢＩＵ（バス・インターフェイス・ユニット） ３０：ＢＲＴＹ判定部 ３２：インタラプト判定部 ３４：ＲＥＡＤＹ判定部 ３６：バスサイクル発生部 ３８：制御部（バスサイクル制御部，インタラプト制御
部） ４０：ＢＲＴＹ出力部 ４２：バスサイクル継続発生部 ４４：インタラプト監視部 ４６：優先度判定部 ４８：制御部（バスリトライ制御部） ８０：従来のマイクロプロセッサ ８２：従来のブリッジ・チップ ８４：ビデオ・チップ ８６：オーディオ・チップ ８８：メモリ ９０：従来のＢＩＵ
部） ４０：ＢＲＴＹ出力部 ４２：バスサイクル継続発生部 ４４：インタラプト監視部 ４６：優先度判定部 ４８：制御部（バスリトライ制御部） ８０：従来のマイクロプロセッサ ８２：従来のブリッジ・チップ ８４：ビデオ・チップ ８６：オーディオ・チップ ８８：メモリ ９０：従来のＢＩＵ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 藤田 典生 滋賀県野洲郡野洲町大字市三宅800番地 日本アイ・ビー・エム株式会社 野洲事業 所内 (72)発明者 村上 昌弘 滋賀県野洲郡野洲町大字市三宅800番地 日本アイ・ビー・エム株式会社 野洲事業 所内 (72)発明者 坂本 佳史 滋賀県野洲郡野洲町大字市三宅800番地 日本アイ・ビー・エム株式会社 野洲事業 所内 Ｆターム(参考） 5B061 BB13 BB14 BB16 FF01 GG02 RR03
Claims (9)
- 【請求項１】 外部から入力されるバスリトライ信号の
有無を判定するバスリトライ判定部と、 前記バスリトライ判定部がバスリトライ信号の入力を検
出すると、実行中のバスサイクルを一旦中断させた後に
再実行させるバスサイクル制御部とを含むマイクロプロ
セッサ。 - 【請求項２】 前記バスサイクルの中断時に他の処理要
求の有無を判定するインタラプト判定部と、 前記インタラプト判定部が他の処理要求を検出すると、
前記バスサイクルの再実行前にこの他の処理を実行させ
るインタラプト制御部とを含む請求項１のマイクロプロ
セッサ。 - 【請求項３】 バスリトライ信号を出力するバスリトラ
イ出力装置と、 前記バスリトライ出力装置から入力されるバスリトライ
信号の有無を判定するバスリトライ判定部と、このバス
リトライ判定部がバスリトライ信号の入力を検出すると
実行中のバスサイクルを一旦中断させた後に再実行させ
るバスサイクル制御部とを含むマイクロプロセッサとを
含むシステム。 - 【請求項４】 前記マイクロプロセッサが、 前記バスサイクルの中断時に他の処理要求の有無を判定
するインタラプト判定部と、 前記インタラプト判定部が他の処理要求を検出すると、
前記バスサイクルの再実行前にこの他の処理を実行させ
るインタラプト制御部とを含む請求項３のシステム。 - 【請求項５】 前記バスリトライ出力装置が、 バスリトライ信号を出力するバスリトライ出力部と、 前記マイクロプロセッサに送られる他の処理要求を監視
するインタラプト監視部と、 前記インタラプト監視部が前記他の処理要求を検出する
と、前記バスリトライ出力部にバスリトライ信号を出力
させるバスリトライ制御部とを含む請求項３又は請求項
４のシステム。 - 【請求項６】 前記バスリトライ出力装置が、前記マイ
クロプロセッサへ要求された他の処理と実行中のバスサ
イクルとの優先度の比較を行う優先度判定部を含み、 前記バスリトライ制御部が、前記優先度判定部が前記他
の処理要求の方が優先度が高いと判定した場合にバスリ
トライ信号を出力させる請求項５のシステム。 - 【請求項７】 マイクロプロセッサへバスリトライ信号
を出力するバスリトライ出力ステップと、 バスリトライ信号がマイクロプロセッサに入力される
と、マイクロプロセッサが実行中のバスサイクルを一旦
中断させた後に再実行させる再実行ステップとを含むバ
スサイクル制御方法。 - 【請求項８】 前記再実行ステップが、 前記マイクロプロセッサが他の処理要求を受け取ると、
前記バスサイクルの中断時にこの他の処理をマイクロプ
ロセッサに実行させるステップを含む請求項７のバスサ
イクル制御方法。 - 【請求項９】 前記バスリトライ出力ステップが、 前記マイクロプロセッサへ要求された他の処理と実行中
のバスサイクルとの優先度の比較を行い、他の処理の方
が優先度が高い場合にバスリトライ信号を出力させるス
テップを含む請求項７又は請求項８のバスサイクル制御
方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06204999A JP4030216B2 (ja) | 1999-03-09 | 1999-03-09 | マイクロプロセッサとマイクロプロセッサを含むシステム及びマイクロプロセッサのバスサイクル制御方法 |
| KR10-2000-0010318A KR100404283B1 (ko) | 1999-03-09 | 2000-03-02 | 마이크로프로세서, 마이크로프로세서를 포함하는 시스템및 마이크로프로세서의 버스 사이클 제어 방법 |
| US09/521,544 US6735713B1 (en) | 1999-03-09 | 2000-03-09 | System for suspending current bus cycle of microprocessor upon receiving external bus retry signal for executing other process and re-staring the suspended bus cycle thereafter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06204999A JP4030216B2 (ja) | 1999-03-09 | 1999-03-09 | マイクロプロセッサとマイクロプロセッサを含むシステム及びマイクロプロセッサのバスサイクル制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000259554A true JP2000259554A (ja) | 2000-09-22 |
| JP4030216B2 JP4030216B2 (ja) | 2008-01-09 |
Family
ID=13188925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06204999A Expired - Fee Related JP4030216B2 (ja) | 1999-03-09 | 1999-03-09 | マイクロプロセッサとマイクロプロセッサを含むシステム及びマイクロプロセッサのバスサイクル制御方法 |
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| Country | Link |
|---|---|
| US (1) | US6735713B1 (ja) |
| JP (1) | JP4030216B2 (ja) |
| KR (1) | KR100404283B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4602327A (en) * | 1983-07-28 | 1986-07-22 | Motorola, Inc. | Bus master capable of relinquishing bus on request and retrying bus cycle |
| JPH0690700B2 (ja) * | 1984-05-31 | 1994-11-14 | 富士通株式会社 | 半導体集積回路 |
| US4907150A (en) * | 1986-01-17 | 1990-03-06 | International Business Machines Corporation | Apparatus and method for suspending and resuming software applications on a computer |
| US5109492A (en) * | 1986-09-19 | 1992-04-28 | Hitachi, Ltd. | Microprocessor which terminates bus cycle when access address falls within a predetermined processor system address space |
| JPS63118947A (ja) | 1986-11-07 | 1988-05-23 | Nec Corp | シングルチツプマイクロコンピユ−タ |
| US5150467A (en) * | 1987-09-04 | 1992-09-22 | Digital Equipment Corporation | Method and apparatus for suspending and restarting a bus cycle |
| JPH03210649A (ja) * | 1990-01-12 | 1991-09-13 | Fujitsu Ltd | マイクロコンピュータおよびそのバスサイクル制御方法 |
| JPH04264654A (ja) | 1991-02-19 | 1992-09-21 | Fujitsu Ltd | バス制御装置及び方法 |
| US5404535A (en) * | 1991-10-22 | 1995-04-04 | Bull Hn Information Systems Inc. | Apparatus and method for providing more effective reiterations of processing task requests in a multiprocessor system |
| JPH05265882A (ja) | 1992-03-17 | 1993-10-15 | V M Technol Kk | サイクル・タイムアウト検出装置付きマイクロプロセッサ |
| US5553248A (en) * | 1992-10-02 | 1996-09-03 | Compaq Computer Corporation | System for awarding the highest priority to a microprocessor releasing a system bus after aborting a locked cycle upon detecting a locked retry signal |
| JPH0784933A (ja) * | 1993-09-09 | 1995-03-31 | Oki Electric Ind Co Ltd | 入出力制御ボード |
| US5471625A (en) * | 1993-09-27 | 1995-11-28 | Motorola, Inc. | Method and apparatus for entering a low-power mode and controlling an external bus of a data processing system during low-power mode |
| JPH07129456A (ja) * | 1993-10-28 | 1995-05-19 | Toshiba Corp | コンピュータシステム |
| JPH07230413A (ja) | 1994-02-18 | 1995-08-29 | Oki Electric Ind Co Ltd | レディ信号制御回路 |
| US5533103A (en) * | 1994-04-28 | 1996-07-02 | Electronic Information Systems, Inc. | Calling system and method |
| JPH08123742A (ja) * | 1994-10-26 | 1996-05-17 | Oki Electric Ind Co Ltd | リトライ制御装置 |
| US6104876A (en) * | 1995-06-07 | 2000-08-15 | Cirrus Logic, Inc. | PCI bus master retry fixup |
| JP3192354B2 (ja) * | 1995-09-11 | 2001-07-23 | 株式会社日立製作所 | コンピュータシステムのリトライ処理装置 |
| US5751975A (en) * | 1995-12-28 | 1998-05-12 | Intel Corporation | Method and apparatus for interfacing a device compliant to a first bus protocol to an external bus having a second bus protocol and for providing virtual functions through a multi-function intelligent bridge |
| JPH09330293A (ja) * | 1996-06-11 | 1997-12-22 | Fujitsu Ltd | バスリトライ装置 |
| US5862353A (en) * | 1997-03-25 | 1999-01-19 | International Business Machines Corporation | Systems and methods for dynamically controlling a bus |
-
1999
- 1999-03-09 JP JP06204999A patent/JP4030216B2/ja not_active Expired - Fee Related
-
2000
- 2000-03-02 KR KR10-2000-0010318A patent/KR100404283B1/ko not_active IP Right Cessation
- 2000-03-09 US US09/521,544 patent/US6735713B1/en not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
| KR100404283B1 (ko) | 2003-11-03 |
| US6735713B1 (en) | 2004-05-11 |
| JP4030216B2 (ja) | 2008-01-09 |
| KR20010006725A (ko) | 2001-01-26 |
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