JPH07230413A - レディ信号制御回路 - Google Patents
レディ信号制御回路Info
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- JPH07230413A JPH07230413A JP6021405A JP2140594A JPH07230413A JP H07230413 A JPH07230413 A JP H07230413A JP 6021405 A JP6021405 A JP 6021405A JP 2140594 A JP2140594 A JP 2140594A JP H07230413 A JPH07230413 A JP H07230413A
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- ready signal
- ready
- chip select
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Abstract
(57)【要約】
【目的】ＣＰＵがハングアップする確率を低下させるこ
とができるレディ信号制御回路を提供する。 【構成】複数のデバイスに対して出力されるチップセレ
クト信号ＣＳ０Ｎ〜ＣＳ５Ｎによってデバイスを選択す
るチップセレクトコントローラと、選択されたデバイス
において発生させられたレディ信号ＤＲＤＹＮが入力さ
れるレディ信号入力部とを有する。また、バスサイクル
が開始されたときにカウントを開始するカウンタ３２を
有し、カウンタ３２は、設定されたプレロード値をカウ
ントアップしたときにキャリー信号ＣＯＰを発生させ、
キャリー信号ＣＯＰをレディ信号入力部に対して出力す
る。そして、レディ信号入力部は、キャリー信号ＣＯＰ
の入力によってレディ信号ＤＲＤＹＮをアクティブにす
る。
とができるレディ信号制御回路を提供する。 【構成】複数のデバイスに対して出力されるチップセレ
クト信号ＣＳ０Ｎ〜ＣＳ５Ｎによってデバイスを選択す
るチップセレクトコントローラと、選択されたデバイス
において発生させられたレディ信号ＤＲＤＹＮが入力さ
れるレディ信号入力部とを有する。また、バスサイクル
が開始されたときにカウントを開始するカウンタ３２を
有し、カウンタ３２は、設定されたプレロード値をカウ
ントアップしたときにキャリー信号ＣＯＰを発生させ、
キャリー信号ＣＯＰをレディ信号入力部に対して出力す
る。そして、レディ信号入力部は、キャリー信号ＣＯＰ
の入力によってレディ信号ＤＲＤＹＮをアクティブにす
る。
Description
【０００１】
【産業上の利用分野】本発明は、レディ信号制御回路に
関するものである。
関するものである。
【０００２】
【従来の技術】従来、例えば、電子写真プリンタ等のノ
ンインパクトプリンタは制御部を有し、該制御部におい
てホストコントローラ等の上位装置から受信された印字
データが編集されるようになっている。そして、感光体
ドラムの表面を帯電させ、ＬＥＤ等の光源の光を前記印
字データに対応させて感光体ドラムに照射して静電潜像
を形成し、その後、該静電潜像を現像してトナー像に
し、該トナー像を用紙に転写し定着する。
ンインパクトプリンタは制御部を有し、該制御部におい
てホストコントローラ等の上位装置から受信された印字
データが編集されるようになっている。そして、感光体
ドラムの表面を帯電させ、ＬＥＤ等の光源の光を前記印
字データに対応させて感光体ドラムに照射して静電潜像
を形成し、その後、該静電潜像を現像してトナー像に
し、該トナー像を用紙に転写し定着する。
【０００３】図２は従来のノンインパクトプリンタの制
御部を示すブロック図、図３は従来のノンインパクトプ
リンタにおけるレディ信号によるウェイト動作を示す第
１の図、図４は従来のノンインパクトプリンタにおける
レディ信号によるウェイト動作を示す第２の図である。
図２に示すように、ノンインパクトプリンタの制御部は
ＣＰＵ１１を有し、該ＣＰＵ１１とプログラム用ＲＯＭ
１２、ＳＲＡＭ１３、ＩＣカード１４、外部インタフェ
ース用Ｉ／Ｏポート１５〜１７、ＤＲＡＭ１８等の各デ
バイスとが、アドレスバス２１とデータバス２２とから
成るバスインタフェースによって接続される。そして、
前記ＣＰＵ１１は前記各デバイスを使用して図示しない
上位装置から印字データを受信し、編集する。
御部を示すブロック図、図３は従来のノンインパクトプ
リンタにおけるレディ信号によるウェイト動作を示す第
１の図、図４は従来のノンインパクトプリンタにおける
レディ信号によるウェイト動作を示す第２の図である。
図２に示すように、ノンインパクトプリンタの制御部は
ＣＰＵ１１を有し、該ＣＰＵ１１とプログラム用ＲＯＭ
１２、ＳＲＡＭ１３、ＩＣカード１４、外部インタフェ
ース用Ｉ／Ｏポート１５〜１７、ＤＲＡＭ１８等の各デ
バイスとが、アドレスバス２１とデータバス２２とから
成るバスインタフェースによって接続される。そして、
前記ＣＰＵ１１は前記各デバイスを使用して図示しない
上位装置から印字データを受信し、編集する。
【０００４】ところで、例えば、前記ＣＰＵ１１が前記
各デバイス内の各種のデータを読み出そうとすると、Ｃ
ＰＵ１１はデバイスを選択するためのチップセレクト信
号、アドレス信号、リード信号等を出力し、前記各デバ
イスは各信号を受けて前記データをデータバス２２にセ
ットする。ところが、ＣＰＵ１１がチップセレクト信
号、リード信号等をアクティブにしてバスサイクルを開
始した後、各デバイスがデータをデータバス２２にセッ
トして動作可能な状態になるまでの時間、すなわちアク
セススピードはデバイスによってそれぞれ異なる。そし
て、アクセススピードが高いデバイスの場合は、前記Ｃ
ＰＵ１１の内部において設定される内部レディ信号のタ
イミングによって前記バスインタフェースが動作する
が、前記外部インタフェース用Ｉ／Ｏポート１５〜１７
のようにアクセススピードが低いデバイスの場合は、該
デバイスが動作可能な状態になるまでの時間が長い。そ
こで、ＣＰＵ１１にウェイトをかけるために、デバイス
においてレディ信号ＤＲＤＹＮを発生させるようにして
いる。
各デバイス内の各種のデータを読み出そうとすると、Ｃ
ＰＵ１１はデバイスを選択するためのチップセレクト信
号、アドレス信号、リード信号等を出力し、前記各デバ
イスは各信号を受けて前記データをデータバス２２にセ
ットする。ところが、ＣＰＵ１１がチップセレクト信
号、リード信号等をアクティブにしてバスサイクルを開
始した後、各デバイスがデータをデータバス２２にセッ
トして動作可能な状態になるまでの時間、すなわちアク
セススピードはデバイスによってそれぞれ異なる。そし
て、アクセススピードが高いデバイスの場合は、前記Ｃ
ＰＵ１１の内部において設定される内部レディ信号のタ
イミングによって前記バスインタフェースが動作する
が、前記外部インタフェース用Ｉ／Ｏポート１５〜１７
のようにアクセススピードが低いデバイスの場合は、該
デバイスが動作可能な状態になるまでの時間が長い。そ
こで、ＣＰＵ１１にウェイトをかけるために、デバイス
においてレディ信号ＤＲＤＹＮを発生させるようにして
いる。
【０００５】そのために、前記外部インタフェース用Ｉ
／Ｏポート１５〜１７にそれぞれゲートＧ１〜Ｇ３を接
続し、前記外部インタフェース用Ｉ／Ｏポート１５〜１
７において発生させられたレディ信号ＤＲＤＹＮ及びＣ
ＰＵ１１において発生させられたチップセレクト信号が
各ゲートＧ１〜Ｇ３に入力されるようになっている。そ
して、該ゲートＧ１〜Ｇ３の出力がオアゲートＧ４に入
力され、該オアゲートＧ４の出力が前記レディ信号ＤＲ
ＤＹＮとしてＣＰＵ１１に入力される。一方、ＣＰＵ１
１においてはレディ信号入力端子を有効にして、レディ
信号ＤＲＤＹＮがアクティブ（ローレベル）になるのを
待機する。
／Ｏポート１５〜１７にそれぞれゲートＧ１〜Ｇ３を接
続し、前記外部インタフェース用Ｉ／Ｏポート１５〜１
７において発生させられたレディ信号ＤＲＤＹＮ及びＣ
ＰＵ１１において発生させられたチップセレクト信号が
各ゲートＧ１〜Ｇ３に入力されるようになっている。そ
して、該ゲートＧ１〜Ｇ３の出力がオアゲートＧ４に入
力され、該オアゲートＧ４の出力が前記レディ信号ＤＲ
ＤＹＮとしてＣＰＵ１１に入力される。一方、ＣＰＵ１
１においてはレディ信号入力端子を有効にして、レディ
信号ＤＲＤＹＮがアクティブ（ローレベル）になるのを
待機する。
【０００６】ところで、アクセススピードが高いデバイ
スの場合は、ＣＰＵ１１の内部において前記内部レディ
信号がレディ信号ＤＲＤＹＮとして発生させられ、該内
部レディ信号のタイミングによって前記バスインタフェ
ースを動作させることができるので、図３に示すよう
に、チップセレクト信号をアクティブ（ローレベル）に
してデバイスを選択し、アドレスバス２１にアドレスを
出力してリード信号をアクティブ（ローレベル）にする
と、データがわずかな時間でデータバス２２にセットさ
れる。したがって、比較的早いタイミングＴ１の時点に
おいてデータをサンプリングすることができる。
スの場合は、ＣＰＵ１１の内部において前記内部レディ
信号がレディ信号ＤＲＤＹＮとして発生させられ、該内
部レディ信号のタイミングによって前記バスインタフェ
ースを動作させることができるので、図３に示すよう
に、チップセレクト信号をアクティブ（ローレベル）に
してデバイスを選択し、アドレスバス２１にアドレスを
出力してリード信号をアクティブ（ローレベル）にする
と、データがわずかな時間でデータバス２２にセットさ
れる。したがって、比較的早いタイミングＴ１の時点に
おいてデータをサンプリングすることができる。
【０００７】これに対して、外部インタフェース用Ｉ／
Ｏポート１５〜１７のようにアクセススピードが低いデ
バイスの場合は、レディ信号ＤＲＤＹＮはデバイスにお
いて発生させられる。この場合、図４に示すように、チ
ップセレクト信号をアクティブにしてデバイスを選択
し、アドレスバス２１にアドレスを出力してリード信号
をアクティブにすると、データが長い時間が経過した後
にデータバス２２にセットされ、その後、レディ信号Ｄ
ＲＤＹＮがアクティブになる。したがって、かなり遅い
タイミングＴ２の時点においてデータがサンプリングさ
れる。
Ｏポート１５〜１７のようにアクセススピードが低いデ
バイスの場合は、レディ信号ＤＲＤＹＮはデバイスにお
いて発生させられる。この場合、図４に示すように、チ
ップセレクト信号をアクティブにしてデバイスを選択
し、アドレスバス２１にアドレスを出力してリード信号
をアクティブにすると、データが長い時間が経過した後
にデータバス２２にセットされ、その後、レディ信号Ｄ
ＲＤＹＮがアクティブになる。したがって、かなり遅い
タイミングＴ２の時点においてデータがサンプリングさ
れる。
【０００８】なお、２４はモータ、２５は操作パネル、
２６は高圧電源、２７は定着装置、２８はＬＥＤヘッド
である。また、ＣＰＵ１１において、ＤＢはデータバス
端子、ＡＰはアドレスバス端子、ＣＳ０Ｎ〜ＣＳ６Ｎは
チップセレクト信号端子である。
２６は高圧電源、２７は定着装置、２８はＬＥＤヘッド
である。また、ＣＰＵ１１において、ＤＢはデータバス
端子、ＡＰはアドレスバス端子、ＣＳ０Ｎ〜ＣＳ６Ｎは
チップセレクト信号端子である。
【０００９】
【発明が解決しようとする課題】しかしながら、前記従
来のノンインパクトプリンタにおいては、アクセススピ
ードが低いデバイスに不良が発生してレディ信号ＤＲＤ
ＹＮがアクティブにならなくなると、ＣＰＵ１１はバス
サイクルを先に進めることができなくなり、ハングアッ
プしてしまう。
来のノンインパクトプリンタにおいては、アクセススピ
ードが低いデバイスに不良が発生してレディ信号ＤＲＤ
ＹＮがアクティブにならなくなると、ＣＰＵ１１はバス
サイクルを先に進めることができなくなり、ハングアッ
プしてしまう。
【００１０】この場合、ＣＰＵ１１はそのまま動作を停
止するか、該ＣＰＵ１１がウォッチドッグタイマ機能を
有する場合には、ＣＰＵ１１はハングアップした後、設
定時間が経過するとリセットされ、初期設定等のイニシ
ャライズ動作に戻るようになっている。ところが、いず
れの場合もハングアップの原因となったデバイスを特定
することが困難である。
止するか、該ＣＰＵ１１がウォッチドッグタイマ機能を
有する場合には、ＣＰＵ１１はハングアップした後、設
定時間が経過するとリセットされ、初期設定等のイニシ
ャライズ動作に戻るようになっている。ところが、いず
れの場合もハングアップの原因となったデバイスを特定
することが困難である。
【００１１】本発明は、前記従来のノンインパクトプリ
ンタの問題点を解決して、ＣＰＵがハングアップする確
率を低下させることができるレディ信号制御回路を提供
することを目的とする。
ンタの問題点を解決して、ＣＰＵがハングアップする確
率を低下させることができるレディ信号制御回路を提供
することを目的とする。
【００１２】
【課題を解決するための手段】そのために、本発明のレ
ディ信号制御回路においては、複数のデバイスに対して
出力されるチップセレクト信号によってデバイスを選択
するチップセレクトコントローラと、選択されたデバイ
スにおいて発生させられたレディ信号が入力されるレデ
ィ信号入力部とを有する。
ディ信号制御回路においては、複数のデバイスに対して
出力されるチップセレクト信号によってデバイスを選択
するチップセレクトコントローラと、選択されたデバイ
スにおいて発生させられたレディ信号が入力されるレデ
ィ信号入力部とを有する。
【００１３】また、バスサイクルが開始されたときにカ
ウントを開始するカウンタを有し、カウンタは、設定さ
れたプレロード値をカウントアップしたときにキャリー
信号を発生させ、キャリー信号をレディ信号入力部に対
して出力する。そして、レディ信号入力部は、キャリー
信号の入力によってレディ信号をアクティブにする。
ウントを開始するカウンタを有し、カウンタは、設定さ
れたプレロード値をカウントアップしたときにキャリー
信号を発生させ、キャリー信号をレディ信号入力部に対
して出力する。そして、レディ信号入力部は、キャリー
信号の入力によってレディ信号をアクティブにする。
【００１４】
【作用】本発明によれば、レディ信号制御回路において
は、複数のデバイスに対して出力されるチップセレクト
信号によってデバイスを選択するチップセレクトコント
ローラと、選択されたデバイスにおいて発生させられた
レディ信号が入力されるレディ信号入力部とを有する。
この場合、アクセススピードが低いデバイスにＣＰＵが
アクセスすると、そのデバイスにおいてレディ信号が発
生させられてレディ信号入力部に入力される。
は、複数のデバイスに対して出力されるチップセレクト
信号によってデバイスを選択するチップセレクトコント
ローラと、選択されたデバイスにおいて発生させられた
レディ信号が入力されるレディ信号入力部とを有する。
この場合、アクセススピードが低いデバイスにＣＰＵが
アクセスすると、そのデバイスにおいてレディ信号が発
生させられてレディ信号入力部に入力される。
【００１５】また、バスサイクルが開始されたときにカ
ウントを開始するカウンタを有し、カウンタは、設定さ
れたプレロード値をカウントアップしたときにキャリー
信号を発生させ、キャリー信号をレディ信号入力部に対
して出力する。そして、レディ信号入力部は、キャリー
信号の入力によってレディ信号をアクティブにする。
ウントを開始するカウンタを有し、カウンタは、設定さ
れたプレロード値をカウントアップしたときにキャリー
信号を発生させ、キャリー信号をレディ信号入力部に対
して出力する。そして、レディ信号入力部は、キャリー
信号の入力によってレディ信号をアクティブにする。
【００１６】したがって、アクセススピードが低いデバ
イスにＣＰＵがアクセスしてバスサイクルを開始する
と、カウンタがカウントを開始するとともにレディ信号
が発生させられる。そして、レディ信号がアクティブに
なるのを待機する間にカウンタがオーバフローを起こす
と、カウンタはキャリー信号を発生させ、レディ信号を
アクティブにする。
イスにＣＰＵがアクセスしてバスサイクルを開始する
と、カウンタがカウントを開始するとともにレディ信号
が発生させられる。そして、レディ信号がアクティブに
なるのを待機する間にカウンタがオーバフローを起こす
と、カウンタはキャリー信号を発生させ、レディ信号を
アクティブにする。
【００１７】
【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。図５は本発明の実施例における
ノンインパクトプリンタの制御部のブロック図である。
図に示すように、ノンインパクトプリンタの制御部はＣ
ＰＵ３０を有し、該ＣＰＵ３０とプログラム用ＲＯＭ１
２、ＳＲＡＭ１３、ＩＣカード１４、外部インタフェー
ス用Ｉ／Ｏポート１５〜１７、ＤＲＡＭ１８等の各デバ
イスとが、アドレスバス２１とデータバス２２とから成
るバスインタフェースによって接続される。
ながら詳細に説明する。図５は本発明の実施例における
ノンインパクトプリンタの制御部のブロック図である。
図に示すように、ノンインパクトプリンタの制御部はＣ
ＰＵ３０を有し、該ＣＰＵ３０とプログラム用ＲＯＭ１
２、ＳＲＡＭ１３、ＩＣカード１４、外部インタフェー
ス用Ｉ／Ｏポート１５〜１７、ＤＲＡＭ１８等の各デバ
イスとが、アドレスバス２１とデータバス２２とから成
るバスインタフェースによって接続される。
【００１８】前記ＣＰＵ３０は各デバイスの切替えやバ
スインタフェースのコントロールなどを行う回路、エン
ジン部を駆動する回路、タイマ回路等を内蔵し、ノンイ
ンパクトプリンタの全体を制御するとともに、前記各デ
バイスを使用して図示しないホストコントローラ等の上
位装置から印字データを受信し、編集する。ところで、
例えば、前記ＣＰＵ３０が前記各デバイス内の各種のデ
ータを読み出そうとすると、ＣＰＵ３０はデバイスを選
択するためのチップセレクト信号、アドレス信号、リー
ド信号等を出力し、前記各デバイスは各信号を受けて前
記データをデータバス２２にセットする。
スインタフェースのコントロールなどを行う回路、エン
ジン部を駆動する回路、タイマ回路等を内蔵し、ノンイ
ンパクトプリンタの全体を制御するとともに、前記各デ
バイスを使用して図示しないホストコントローラ等の上
位装置から印字データを受信し、編集する。ところで、
例えば、前記ＣＰＵ３０が前記各デバイス内の各種のデ
ータを読み出そうとすると、ＣＰＵ３０はデバイスを選
択するためのチップセレクト信号、アドレス信号、リー
ド信号等を出力し、前記各デバイスは各信号を受けて前
記データをデータバス２２にセットする。
【００１９】ところが、ＣＰＵ３０がチップセレクト信
号、リード信号等をアクティブにしてバスサイクルを開
始した後、各デバイスがデータをデータバス２２にセッ
トして動作可能な状態になるまでの時間、すなわちアク
セススピードはデバイスによってそれぞれ異なる。そし
て、アクセススピードが高いデバイスの場合は、前記Ｃ
ＰＵ３０の内部において設定される内部レディ信号のタ
イミングによって前記バスインタフェースが動作する
が、前記外部インタフェース用Ｉ／Ｏポート１５〜１７
のようにアクセススピードが低いデバイスの場合は、該
デバイスが動作可能な状態になるまでの時間が長い。そ
こで、ＣＰＵ３０にウェイトをかけるために、デバイス
においてレディ信号ＤＲＤＹＮを発生させるようにして
いる。
号、リード信号等をアクティブにしてバスサイクルを開
始した後、各デバイスがデータをデータバス２２にセッ
トして動作可能な状態になるまでの時間、すなわちアク
セススピードはデバイスによってそれぞれ異なる。そし
て、アクセススピードが高いデバイスの場合は、前記Ｃ
ＰＵ３０の内部において設定される内部レディ信号のタ
イミングによって前記バスインタフェースが動作する
が、前記外部インタフェース用Ｉ／Ｏポート１５〜１７
のようにアクセススピードが低いデバイスの場合は、該
デバイスが動作可能な状態になるまでの時間が長い。そ
こで、ＣＰＵ３０にウェイトをかけるために、デバイス
においてレディ信号ＤＲＤＹＮを発生させるようにして
いる。
【００２０】そのために、前記外部インタフェース用Ｉ
／Ｏポート１５〜１７に共通のオアゲートＧ５が接続さ
れ、前記外部インタフェース用Ｉ／Ｏポート１５〜１７
において発生させられたレディ信号ＤＲＤＹＮがオアゲ
ートＧ５に入力されるようになっている。そして、該オ
アゲートＧ５の出力が前記レディ信号ＤＲＤＹＮとして
ＣＰＵ３０に入力される。一方、ＣＰＵ３０においては
レディ信号入力端子を有効にして、レディ信号ＤＲＤＹ
Ｎがアクティブになるのを待機する。
／Ｏポート１５〜１７に共通のオアゲートＧ５が接続さ
れ、前記外部インタフェース用Ｉ／Ｏポート１５〜１７
において発生させられたレディ信号ＤＲＤＹＮがオアゲ
ートＧ５に入力されるようになっている。そして、該オ
アゲートＧ５の出力が前記レディ信号ＤＲＤＹＮとして
ＣＰＵ３０に入力される。一方、ＣＰＵ３０においては
レディ信号入力端子を有効にして、レディ信号ＤＲＤＹ
Ｎがアクティブになるのを待機する。
【００２１】なお、２４はモータ、２５は操作パネル、
２６は高圧電源、２７は定着装置、２８はＬＥＤヘッド
であり、モータ２４、操作パネル２５、高圧電源２６、
定着装置２７、ＬＥＤヘッド２８等によってエンジン部
が構成される。また、ＣＰＵ３０において、ＤＢはデー
タバス端子、ＡＰはアドレスバス端子、ＣＳ０Ｎ〜ＣＳ
６Ｎはチップセレクト信号端子である。
２６は高圧電源、２７は定着装置、２８はＬＥＤヘッド
であり、モータ２４、操作パネル２５、高圧電源２６、
定着装置２７、ＬＥＤヘッド２８等によってエンジン部
が構成される。また、ＣＰＵ３０において、ＤＢはデー
タバス端子、ＡＰはアドレスバス端子、ＣＳ０Ｎ〜ＣＳ
６Ｎはチップセレクト信号端子である。
【００２２】ところで、前記外部インタフェース用Ｉ／
Ｏポート１５〜１７のようにアクセススピードが低いデ
バイスに不良が発生してレディ信号ＤＲＤＹＮがアクテ
ィブにならなくなると、ＣＰＵ３０はバスサイクルを先
に進めることができなくなり、ハングアップしてしま
う。そこで、バスサイクルが開始した後、設定時間が経
過してもレディ信号ＤＲＤＹＮがアクティブにならない
場合に、アクセスしていたデバイスをタイムアウトさせ
て現在のバスサイクルを強制的に終了させるとともに、
前記デバイスの情報を後で読み出すことができるように
している。
Ｏポート１５〜１７のようにアクセススピードが低いデ
バイスに不良が発生してレディ信号ＤＲＤＹＮがアクテ
ィブにならなくなると、ＣＰＵ３０はバスサイクルを先
に進めることができなくなり、ハングアップしてしま
う。そこで、バスサイクルが開始した後、設定時間が経
過してもレディ信号ＤＲＤＹＮがアクティブにならない
場合に、アクセスしていたデバイスをタイムアウトさせ
て現在のバスサイクルを強制的に終了させるとともに、
前記デバイスの情報を後で読み出すことができるように
している。
【００２３】図１は本発明の第１の実施例におけるレデ
ィ信号制御回路のブロック図である。図において、３０
はＣＰＵ、３１は内部データバス、３２はカウンタ、３
３は４個のフリップフロップ回路から成り、アクセスし
ているデバイスにタイムアウトさせるためのプレロード
値を設定するレジスタである。
ィ信号制御回路のブロック図である。図において、３０
はＣＰＵ、３１は内部データバス、３２はカウンタ、３
３は４個のフリップフロップ回路から成り、アクセスし
ているデバイスにタイムアウトさせるためのプレロード
値を設定するレジスタである。
【００２４】該レジスタ３３は、レジスタライト信号Ｓ
Ｇ１のタイミングによって内部データバス３１を介して
所定のデータを取り込んでプレロード値を設定し、該プ
レロード値をカウンタ３２に対して出力する。ところ
で、前記ＣＰＵ３０は、所定のデバイスにアクセスしよ
うとする時、チップセレクト信号ＣＳ０Ｎ〜ＣＳ５Ｎ、
アドレス信号、リード信号等を出力するが、これら各信
号のうちあらかじめ選択された信号を使用することによ
って、バスサイクルを開始するタイミングとするための
バスサイクルスタートパルス信号ＳＧ２を発生させるよ
うにしている。
Ｇ１のタイミングによって内部データバス３１を介して
所定のデータを取り込んでプレロード値を設定し、該プ
レロード値をカウンタ３２に対して出力する。ところ
で、前記ＣＰＵ３０は、所定のデバイスにアクセスしよ
うとする時、チップセレクト信号ＣＳ０Ｎ〜ＣＳ５Ｎ、
アドレス信号、リード信号等を出力するが、これら各信
号のうちあらかじめ選択された信号を使用することによ
って、バスサイクルを開始するタイミングとするための
バスサイクルスタートパルス信号ＳＧ２を発生させるよ
うにしている。
【００２５】そして、該バスサイクルスタートパルス信
号ＳＧ２及びカウンタイネーブル信号ＳＧ３（アクティ
ブハイ）をアンドゲートＧ６に入力し、該アンドゲート
Ｇ６の出力を前記カウンタ３２に入力するようにしてい
る。該カウンタ３２は、前記アンドゲートＧ６の出力が
入力されるとレジスタ３３に設定されたプレロード値を
ロードし、カウントを開始してカウンタベースクロック
ＣＬＫのタイミングによってカウントアップする。
号ＳＧ２及びカウンタイネーブル信号ＳＧ３（アクティ
ブハイ）をアンドゲートＧ６に入力し、該アンドゲート
Ｇ６の出力を前記カウンタ３２に入力するようにしてい
る。該カウンタ３２は、前記アンドゲートＧ６の出力が
入力されるとレジスタ３３に設定されたプレロード値を
ロードし、カウントを開始してカウンタベースクロック
ＣＬＫのタイミングによってカウントアップする。
【００２６】ところで、アクセスしようとした前記デバ
イスが正常に動作する場合は、前記カウンタ３２がオー
バフローを起こしてキャリー信号ＣＯＰが発生させられ
る前にデバイスのデータを読み取ることができ、前記バ
スサイクルが終了するとともに、次のバスサイクルが開
始される。したがって、カウンタ３２は次のバスサイク
ルが開始された時点で再びカウントを開始する。
イスが正常に動作する場合は、前記カウンタ３２がオー
バフローを起こしてキャリー信号ＣＯＰが発生させられ
る前にデバイスのデータを読み取ることができ、前記バ
スサイクルが終了するとともに、次のバスサイクルが開
始される。したがって、カウンタ３２は次のバスサイク
ルが開始された時点で再びカウントを開始する。
【００２７】なお、前記プレロード値は、各デバイスの
特性に対応させて、デバイスが正常に動作したときに前
記カウンタ３２がオーバフローを起こさないだけの値に
設定される。一方、アクセスしようとした前記デバイス
に不良等が発生した場合や、該デバイスのレディ信号Ｄ
ＲＤＹＮがアクティブになるまでの時間が長い場合など
には、前記カウンタ３２がオーバフローを起こしてキャ
リー信号ＣＯＰが発生させられる。そして、該キャリー
信号ＣＯＰはバンク情報記憶回路３５に入力されるよう
になっていて、該バンク情報記憶回路３５は、どのデバ
イスをアクセスしている間にカウンタ３２がオーバフロ
ーを起こしたかのバンク情報、すなわち、タイムアウト
したデバイスのバンクを記憶する。
特性に対応させて、デバイスが正常に動作したときに前
記カウンタ３２がオーバフローを起こさないだけの値に
設定される。一方、アクセスしようとした前記デバイス
に不良等が発生した場合や、該デバイスのレディ信号Ｄ
ＲＤＹＮがアクティブになるまでの時間が長い場合など
には、前記カウンタ３２がオーバフローを起こしてキャ
リー信号ＣＯＰが発生させられる。そして、該キャリー
信号ＣＯＰはバンク情報記憶回路３５に入力されるよう
になっていて、該バンク情報記憶回路３５は、どのデバ
イスをアクセスしている間にカウンタ３２がオーバフロ
ーを起こしたかのバンク情報、すなわち、タイムアウト
したデバイスのバンクを記憶する。
【００２８】また、前記レディ信号ＤＲＤＹＮがアクテ
ィブになるまでの時間が長くても前記ＣＰＵ３０がハン
グアップすることがないように、前記キャリー信号ＣＯ
Ｐはレディ信号入力部としてのゲートＧ７に対しても出
力されるようになっている。そして、ゲートＧ７におい
て、前記レディ信号ＤＲＤＹＮがＨ能動入力端子に、前
記キャリー信号ＣＯＰがＬ能動入力端子に入力され、出
力が前記ＣＰＵ３０の図示しないコア部に対して出力さ
れるようになっている。
ィブになるまでの時間が長くても前記ＣＰＵ３０がハン
グアップすることがないように、前記キャリー信号ＣＯ
Ｐはレディ信号入力部としてのゲートＧ７に対しても出
力されるようになっている。そして、ゲートＧ７におい
て、前記レディ信号ＤＲＤＹＮがＨ能動入力端子に、前
記キャリー信号ＣＯＰがＬ能動入力端子に入力され、出
力が前記ＣＰＵ３０の図示しないコア部に対して出力さ
れるようになっている。
【００２９】本実施例において、前記バンク情報記憶回
路３５は６個のゲートＧＡ１〜ＧＡ６、各ゲートＧＡ１
〜ＧＡ６の出力側にそれぞれ接続されたフリップフロッ
プ回路ＦＦ１〜ＦＦ６から成る。そして、前記ゲートＧ
Ａ１〜ＧＡ６は、前記キャリー信号ＣＯＰ、及びチップ
セレクト信号ＣＳ０Ｎ〜ＣＳ５Ｎが入力される。なお、
該チップセレクト信号ＣＳ０Ｎ〜ＣＳ５Ｎは、ＣＰＵ３
０の内部の図示しないチップセレクトコントローラにお
いて発生させられる。
路３５は６個のゲートＧＡ１〜ＧＡ６、各ゲートＧＡ１
〜ＧＡ６の出力側にそれぞれ接続されたフリップフロッ
プ回路ＦＦ１〜ＦＦ６から成る。そして、前記ゲートＧ
Ａ１〜ＧＡ６は、前記キャリー信号ＣＯＰ、及びチップ
セレクト信号ＣＳ０Ｎ〜ＣＳ５Ｎが入力される。なお、
該チップセレクト信号ＣＳ０Ｎ〜ＣＳ５Ｎは、ＣＰＵ３
０の内部の図示しないチップセレクトコントローラにお
いて発生させられる。
【００３０】また、前記フリップフロップ回路ＦＦ１〜
ＦＦ６には前記ゲートＧＡ１〜ＧＡ６の出力が入力され
るとともに、レジスタクリア信号ＣＬＲが入力される。
したがって、例えば、チップセレクト信号ＣＳ２Ｎをア
クティブにしてバスサイクルを開始しＩＣカード１４
（図５）にアクセスすると、カウンタ３２がカウントを
開始するとともに前記レディ信号ＤＲＤＹＮがハイレベ
ルになる。そして、該レディ信号ＤＲＤＹＮがアクティ
ブになるのを待機する間に前記カウンタ３２がオーバフ
ローを起こすと、カウンタ３２はキャリー信号ＣＯＰを
発生させる。
ＦＦ６には前記ゲートＧＡ１〜ＧＡ６の出力が入力され
るとともに、レジスタクリア信号ＣＬＲが入力される。
したがって、例えば、チップセレクト信号ＣＳ２Ｎをア
クティブにしてバスサイクルを開始しＩＣカード１４
（図５）にアクセスすると、カウンタ３２がカウントを
開始するとともに前記レディ信号ＤＲＤＹＮがハイレベ
ルになる。そして、該レディ信号ＤＲＤＹＮがアクティ
ブになるのを待機する間に前記カウンタ３２がオーバフ
ローを起こすと、カウンタ３２はキャリー信号ＣＯＰを
発生させる。
【００３１】この場合、該キャリー信号ＣＯＰはゲート
Ｇ７のＬ能動入力端子に入力されるので、ゲートＧ７の
出力がローレベルになる。したがって、ＣＰＵ３０はハ
ングアップすることなく、次のバスサイクルを開始する
ことができる。一方、前記バンク情報記憶回路３５のゲ
ートＧＡ３の出力によって、フリップフロップ回路ＦＦ
３の出力が“１”になる。
Ｇ７のＬ能動入力端子に入力されるので、ゲートＧ７の
出力がローレベルになる。したがって、ＣＰＵ３０はハ
ングアップすることなく、次のバスサイクルを開始する
ことができる。一方、前記バンク情報記憶回路３５のゲ
ートＧＡ３の出力によって、フリップフロップ回路ＦＦ
３の出力が“１”になる。
【００３２】ところで、前記バンク情報記憶回路３５の
出力側には読出セレクタ３７が接続される。該読出セレ
クタ３７は前記フリップフロップ回路ＦＦ１〜ＦＦ６に
それぞれ接続された６個のゲートを有し、各ゲートの一
方の入力端子に前記フリップフロップ回路ＦＦ１〜ＦＦ
６の出力が入力され、他方の入力端子にレジスタリード
信号ＳＧ５（アクティブハイ）が入力される。
出力側には読出セレクタ３７が接続される。該読出セレ
クタ３７は前記フリップフロップ回路ＦＦ１〜ＦＦ６に
それぞれ接続された６個のゲートを有し、各ゲートの一
方の入力端子に前記フリップフロップ回路ＦＦ１〜ＦＦ
６の出力が入力され、他方の入力端子にレジスタリード
信号ＳＧ５（アクティブハイ）が入力される。
【００３３】したがって、前記レジスタリード信号ＳＧ
５をアクティブにすることによって読出レジスタ３７の
データを読み出すことができ、ＩＣカード１４にアクセ
スしている間にタイムアウトしたデバイスを検出するこ
とができる。そして、前記読出レジスタ３７のデータを
読み出した後、バンク情報記憶回路３５は前記レジスタ
クリア信号ＣＬＲによるクリア命令を受けるとクリアさ
れる。
５をアクティブにすることによって読出レジスタ３７の
データを読み出すことができ、ＩＣカード１４にアクセ
スしている間にタイムアウトしたデバイスを検出するこ
とができる。そして、前記読出レジスタ３７のデータを
読み出した後、バンク情報記憶回路３５は前記レジスタ
クリア信号ＣＬＲによるクリア命令を受けるとクリアさ
れる。
【００３４】本実施例においては、デバイスがタイムア
ウトしたことを検出した後、同じ時間が経過するたびに
デバイスがタイムアウトすることがないように、前記レ
ジスタ３３に設定されるプレロード値を変更することに
よって、デバイスがタイムアウトするまでの時間を長く
することができる。したがって、前記プレロード値を変
更した後、前記ＩＣカード１４に再びアクセスした時に
前記デバイスがタイムアウトする前にＩＣカード１４が
正常に動作した場合には、それ以降は変更後の値をプレ
ロード値とする。また、プレロード値を変更した後もデ
バイスがタイムアウトする場合には、前記ＩＣカード１
４へのアクセスについてエラー処理を行う。なお、この
場合、プレロード値を再度変更してデバイスがタイムア
ウトするまでの時間を一層長くするこもできる。
ウトしたことを検出した後、同じ時間が経過するたびに
デバイスがタイムアウトすることがないように、前記レ
ジスタ３３に設定されるプレロード値を変更することに
よって、デバイスがタイムアウトするまでの時間を長く
することができる。したがって、前記プレロード値を変
更した後、前記ＩＣカード１４に再びアクセスした時に
前記デバイスがタイムアウトする前にＩＣカード１４が
正常に動作した場合には、それ以降は変更後の値をプレ
ロード値とする。また、プレロード値を変更した後もデ
バイスがタイムアウトする場合には、前記ＩＣカード１
４へのアクセスについてエラー処理を行う。なお、この
場合、プレロード値を再度変更してデバイスがタイムア
ウトするまでの時間を一層長くするこもできる。
【００３５】このようにして、タイムアウトしたデバイ
スを容易に検出することができるとともに、デバイスが
タイムアウトする確率を低くすることができる。ところ
で、前記レディ信号ＤＲＤＹＮはアクセススピードが低
いデバイスごとに発生させられるようになっているが、
システムの変更に伴って所定のデバイスにおいてレディ
信号ＤＲＤＹＮを発生させる必要が生ずることがある。
この場合、前記ＣＰＵ３０のソフトを変更することによ
って任意のデバイスにおいてレディ信号ＤＲＤＹＮを発
生させることができる。
スを容易に検出することができるとともに、デバイスが
タイムアウトする確率を低くすることができる。ところ
で、前記レディ信号ＤＲＤＹＮはアクセススピードが低
いデバイスごとに発生させられるようになっているが、
システムの変更に伴って所定のデバイスにおいてレディ
信号ＤＲＤＹＮを発生させる必要が生ずることがある。
この場合、前記ＣＰＵ３０のソフトを変更することによ
って任意のデバイスにおいてレディ信号ＤＲＤＹＮを発
生させることができる。
【００３６】なお、本実施例において、図１に示すタイ
ムアウト回路はＣＰＵ３０の内部に配設されているが、
ＣＰＵ３０の外部に配設することもできる。次に、本発
明の第２の実施例について説明する。図６は本発明の第
２の実施例におけるレディ信号制御回路のブロック図で
ある。
ムアウト回路はＣＰＵ３０の内部に配設されているが、
ＣＰＵ３０の外部に配設することもできる。次に、本発
明の第２の実施例について説明する。図６は本発明の第
２の実施例におけるレディ信号制御回路のブロック図で
ある。
【００３７】図において、４５はＣＰＵ３０の内部に配
設されたレジスタであり、該レジスタ４５は６個のフリ
ップフロップ回路から成り、内部データバス３１を介し
てセットされたデータに対応する設定値信号を発生さ
せ、該設定値信号をゲートＧＢ１〜ＧＢ６とオアゲート
Ｇ８とを介し、レディ信号入力部としてのゲートＧ９に
対して出力する。なお、フリップフロップ回路に代えて
ラッチ回路を使用することもできる。
設されたレジスタであり、該レジスタ４５は６個のフリ
ップフロップ回路から成り、内部データバス３１を介し
てセットされたデータに対応する設定値信号を発生さ
せ、該設定値信号をゲートＧＢ１〜ＧＢ６とオアゲート
Ｇ８とを介し、レディ信号入力部としてのゲートＧ９に
対して出力する。なお、フリップフロップ回路に代えて
ラッチ回路を使用することもできる。
【００３８】そして、前記レジスタ４５にセットされる
データは、ソフトウエアによって設定され、ビット１〜
６から成る。前記データは、内部レジスタライト信号Ｓ
Ｇ６のタイミングによってセットされ、各ビットに対応
するフリップフロップ回路の出力を“１”にする。な
お、前記レジスタ４５にリセット信号ＲＳＴを入力する
ことによって、前記レジスタ４５をリセットすることが
できる。
データは、ソフトウエアによって設定され、ビット１〜
６から成る。前記データは、内部レジスタライト信号Ｓ
Ｇ６のタイミングによってセットされ、各ビットに対応
するフリップフロップ回路の出力を“１”にする。な
お、前記レジスタ４５にリセット信号ＲＳＴを入力する
ことによって、前記レジスタ４５をリセットすることが
できる。
【００３９】前記フリップフロップ回路の出力側に前記
ゲートＧＢ１〜ＧＢ６が配設され、該ゲートＧＢ１〜Ｇ
Ｂ６のＨ能動入力端子に前記フリップフロップ回路の出
力がそれぞれ入力され、Ｌ能動入力端子に前記ＣＰＵ３
０の内部の図示しないチップセレクトコントローラにお
いて発生させられたチップセレクト信号ＣＳ０Ｎ〜ＣＳ
５Ｎが入力される。
ゲートＧＢ１〜ＧＢ６が配設され、該ゲートＧＢ１〜Ｇ
Ｂ６のＨ能動入力端子に前記フリップフロップ回路の出
力がそれぞれ入力され、Ｌ能動入力端子に前記ＣＰＵ３
０の内部の図示しないチップセレクトコントローラにお
いて発生させられたチップセレクト信号ＣＳ０Ｎ〜ＣＳ
５Ｎが入力される。
【００４０】そして、前記ゲートＧＢ１〜ＧＢ６におけ
るフリップフロップ回路の出力とチップセレクト信号Ｃ
Ｓ０Ｎ〜ＣＳ５Ｎとのアンド条件によって、レディ信号
ＤＲＤＹＮの入力をＣＰＵ３０のコア部に通知するかど
うかを設定することができる。すなわち、ゲートＧ９
は、前記レジスタ４５にセットされたデータに対応させ
て、レディ信号ＤＲＤＹＮを有効にするか無効にするか
を設定する。
るフリップフロップ回路の出力とチップセレクト信号Ｃ
Ｓ０Ｎ〜ＣＳ５Ｎとのアンド条件によって、レディ信号
ＤＲＤＹＮの入力をＣＰＵ３０のコア部に通知するかど
うかを設定することができる。すなわち、ゲートＧ９
は、前記レジスタ４５にセットされたデータに対応させ
て、レディ信号ＤＲＤＹＮを有効にするか無効にするか
を設定する。
【００４１】そのために、前記各ゲートＧＢ１〜ＧＢ６
の出力をオアゲートＧ８に入力し、該オアゲートＧ８の
出力をアンドゲートＧ９に入力して前記レディ信号ＤＲ
ＤＹＮとのアンド条件をとるようにしている。したがっ
て、例えば、前記外部インタフェース用Ｉ／Ｏポート１
５（図５）にアクセスしたときに、外部インタフェース
用Ｉ／Ｏポート１５においてレディ信号ＤＲＤＹＮを発
生させようとする場合は、前記レジスタ４５の書込み時
にビット４を“１”にし、他のビット１〜３、５、６を
“０”にする。
の出力をオアゲートＧ８に入力し、該オアゲートＧ８の
出力をアンドゲートＧ９に入力して前記レディ信号ＤＲ
ＤＹＮとのアンド条件をとるようにしている。したがっ
て、例えば、前記外部インタフェース用Ｉ／Ｏポート１
５（図５）にアクセスしたときに、外部インタフェース
用Ｉ／Ｏポート１５においてレディ信号ＤＲＤＹＮを発
生させようとする場合は、前記レジスタ４５の書込み時
にビット４を“１”にし、他のビット１〜３、５、６を
“０”にする。
【００４２】こうすることによって、チップセレクト信
号ＣＳ３Ｎをアクティブにする時以外はゲートＧＢ１〜
ＧＢ３、ＧＢ５、ＧＢ６の出力をローレベルにすること
ができ、オアゲートＧ８の出力もローレベルにすること
ができる。したがって、前記ゲートＧ９の出力をローレ
ベルにすることができるので、ＣＰＵ３０にウェイトは
かからない。
号ＣＳ３Ｎをアクティブにする時以外はゲートＧＢ１〜
ＧＢ３、ＧＢ５、ＧＢ６の出力をローレベルにすること
ができ、オアゲートＧ８の出力もローレベルにすること
ができる。したがって、前記ゲートＧ９の出力をローレ
ベルにすることができるので、ＣＰＵ３０にウェイトは
かからない。
【００４３】そして、前記チップセレクト信号ＣＳ３Ｎ
をアクティブにした時は、ゲートＧＢ３だけの出力がハ
イレベルになり、オアゲートＧ８の出力がハイレベルに
なり、レディ信号ＤＲＤＹＮを有効にする。したがっ
て、レディ信号ＤＲＤＹＮがハイレベルである間はゲー
トＧ９の出力がハイレベルになり、ＣＰＵ３０にウェイ
トがかかる。
をアクティブにした時は、ゲートＧＢ３だけの出力がハ
イレベルになり、オアゲートＧ８の出力がハイレベルに
なり、レディ信号ＤＲＤＹＮを有効にする。したがっ
て、レディ信号ＤＲＤＹＮがハイレベルである間はゲー
トＧ９の出力がハイレベルになり、ＣＰＵ３０にウェイ
トがかかる。
【００４４】さらに、複数のデバイスにおいてレディ信
号ＤＲＤＹＮを発生させる場合は、各デバイスに対応す
るビットを“１”にする。例えば、外部インタフェース
用Ｉ／Ｏポート１５〜１７においてレディ信号ＤＲＤＹ
Ｎを発生させる場合は、ビット４〜６を“１”にする。
このようにして、図２に示すようなゲートＧ１〜Ｇ３が
不要になり、ＣＰＵ３０の周辺の回路の構成を簡素化す
ることができる。また、例えば、外部インタフェース用
Ｉ／Ｏポート１５のレディ信号ＤＲＤＹＮと、外部イン
タフェース用Ｉ／Ｏポート１７のレディ信号ＤＲＤＹＮ
とを有効にし、外部インタフェース用Ｉ／Ｏポート１６
のレディ信号ＤＲＤＹＮを無効にすることもできる。
号ＤＲＤＹＮを発生させる場合は、各デバイスに対応す
るビットを“１”にする。例えば、外部インタフェース
用Ｉ／Ｏポート１５〜１７においてレディ信号ＤＲＤＹ
Ｎを発生させる場合は、ビット４〜６を“１”にする。
このようにして、図２に示すようなゲートＧ１〜Ｇ３が
不要になり、ＣＰＵ３０の周辺の回路の構成を簡素化す
ることができる。また、例えば、外部インタフェース用
Ｉ／Ｏポート１５のレディ信号ＤＲＤＹＮと、外部イン
タフェース用Ｉ／Ｏポート１７のレディ信号ＤＲＤＹＮ
とを有効にし、外部インタフェース用Ｉ／Ｏポート１６
のレディ信号ＤＲＤＹＮを無効にすることもできる。
【００４５】なお、本発明は前記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々変形させるこ
とが可能であり、それらを本発明の範囲から排除するも
のではない。
のではなく、本発明の趣旨に基づいて種々変形させるこ
とが可能であり、それらを本発明の範囲から排除するも
のではない。
【００４６】
【発明の効果】以上詳細に説明したように、本発明によ
れば、レディ信号制御回路においては、複数のデバイス
に対して出力されるチップセレクト信号によってデバイ
スを選択するチップセレクトコントローラと、選択され
たデバイスにおいて発生させられたレディ信号が入力さ
れるレディ信号入力部とを有する。この場合、アクセス
スピードが低いデバイスにＣＰＵがアクセスすると、そ
のデバイスにおいてレディ信号が発生させられてレディ
信号入力部に入力される。
れば、レディ信号制御回路においては、複数のデバイス
に対して出力されるチップセレクト信号によってデバイ
スを選択するチップセレクトコントローラと、選択され
たデバイスにおいて発生させられたレディ信号が入力さ
れるレディ信号入力部とを有する。この場合、アクセス
スピードが低いデバイスにＣＰＵがアクセスすると、そ
のデバイスにおいてレディ信号が発生させられてレディ
信号入力部に入力される。
【００４７】また、バスサイクルが開始されたときにカ
ウントを開始するカウンタを有し、カウンタは、設定さ
れたプレロード値をカウントアップしたときにキャリー
信号を発生させ、キャリー信号をレディ信号入力部に対
して出力する。そして、レディ信号入力部は、キャリー
信号の入力によってレディ信号をアクティブにする。
ウントを開始するカウンタを有し、カウンタは、設定さ
れたプレロード値をカウントアップしたときにキャリー
信号を発生させ、キャリー信号をレディ信号入力部に対
して出力する。そして、レディ信号入力部は、キャリー
信号の入力によってレディ信号をアクティブにする。
【００４８】したがって、アクセススピードが低いデバ
イスにＣＰＵがアクセスしてバスサイクルを開始する
と、カウンタがカウントを開始するとともにレディ信号
が発生させられる。そして、レディ信号がアクティブに
なるのを待機する間にカウンタがオーバフローを起こす
と、カウンタはキャリー信号を発生させ、レディ信号を
アクティブにする。
イスにＣＰＵがアクセスしてバスサイクルを開始する
と、カウンタがカウントを開始するとともにレディ信号
が発生させられる。そして、レディ信号がアクティブに
なるのを待機する間にカウンタがオーバフローを起こす
と、カウンタはキャリー信号を発生させ、レディ信号を
アクティブにする。
【００４９】その結果、ＣＰＵがハングアップする確率
を低下させることができる。
を低下させることができる。
【図１】本発明の第１の実施例におけるレディ信号制御
回路のブロック図である。
回路のブロック図である。
【図２】従来のノンインパクトプリンタの制御部を示す
ブロック図である。
ブロック図である。
【図３】従来のノンインパクトプリンタにおけるレディ
信号によるウェイト動作を示す第１の図である。
信号によるウェイト動作を示す第１の図である。
【図４】従来のノンインパクトプリンタにおけるレディ
信号によるウェイト動作を示す第２の図である。
信号によるウェイト動作を示す第２の図である。
【図５】本発明の実施例におけるノンインパクトプリン
タの制御部のブロック図である。
タの制御部のブロック図である。
【図６】本発明の第２の実施例におけるレディ信号制御
回路のブロック図である。
回路のブロック図である。
１２ プログラムＲＯＭ １３ ＲＡＭ １４ ＩＣカード １５〜１７ 外部インタフェース用Ｉ／Ｏポート １８ ＤＲＡＭ ３０ ＣＰＵ ３２ カウンタ ３５ バンク情報記憶回路 ４５ レジスタ ＣＳ０Ｎ〜ＣＳ５Ｎ チップセレクト信号 ＣＯＰ キャリー信号 Ｇ７、Ｇ９ ゲート ＤＲＤＹＮ レディ信号
Claims (3)
- 【請求項１】 （ａ）複数のデバイスに対して出力され
るチップセレクト信号によってデバイスを選択するチッ
プセレクトコントローラと、（ｂ）選択されたデバイス
において発生させられたレディ信号が入力されるレディ
信号入力部と、（ｃ）バスサイクルが開始されたときに
カウントを開始し、設定されたプレロード値をカウント
アップしたときにキャリー信号を発生させ、該キャリー
信号を前記レディ信号入力部に対して出力するカウンタ
とを有するとともに、（ｄ）前記レディ信号入力部は、
前記キャリー信号の入力によって前記レディ信号をアク
ティブにすることを特徴とするレディ信号制御回路。 - 【請求項２】 前記チップセレクト信号と前記キャリー
信号とのアンド条件によって、キャリー信号が発生させ
られた時に選択されていたデバイスのバンク情報を記憶
するバンク情報記憶回路を有する請求項１に記載のレデ
ィ信号制御回路。 - 【請求項３】 （ａ）複数のデバイスに対して出力され
るチップセレクト信号によってデバイスを選択するチッ
プセレクトコントローラと、（ｂ）選択されたデバイス
において発生させられたレディ信号が入力されるレディ
信号入力部と、（ｃ）各デバイスにおいて発生させられ
たレディ信号を有効にするか無効にするかを設定するた
めの設定値信号を発生させ、該設定値信号を前記レディ
信号入力部に対して出力するレジスタとを有するととも
に、（ｄ）前記レディ信号入力部は、入力されたレディ
信号を前記設定値信号に対応させて選択的に有効にする
ことを特徴とするレディ信号制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6021405A JPH07230413A (ja) | 1994-02-18 | 1994-02-18 | レディ信号制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6021405A JPH07230413A (ja) | 1994-02-18 | 1994-02-18 | レディ信号制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07230413A true JPH07230413A (ja) | 1995-08-29 |
Family
ID=12054143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6021405A Withdrawn JPH07230413A (ja) | 1994-02-18 | 1994-02-18 | レディ信号制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07230413A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6735713B1 (en) | 1999-03-09 | 2004-05-11 | International Business Machines Corporation | System for suspending current bus cycle of microprocessor upon receiving external bus retry signal for executing other process and re-staring the suspended bus cycle thereafter |
| JP2005166048A (ja) * | 2003-11-26 | 2005-06-23 | Analog Devices Inc | 他用途モードプログラミングを備えた読み出し専用シリアルインタフェース |
-
1994
- 1994-02-18 JP JP6021405A patent/JPH07230413A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6735713B1 (en) | 1999-03-09 | 2004-05-11 | International Business Machines Corporation | System for suspending current bus cycle of microprocessor upon receiving external bus retry signal for executing other process and re-staring the suspended bus cycle thereafter |
| JP2005166048A (ja) * | 2003-11-26 | 2005-06-23 | Analog Devices Inc | 他用途モードプログラミングを備えた読み出し専用シリアルインタフェース |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010508 |