JP2005166048A - 他用途モードプログラミングを備えた読み出し専用シリアルインタフェース - Google Patents
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Abstract
【解決手段】この方法は、デバイス選択信号を第1の論理状態に初期化するステップ、デバイス選択信号第2の論理状態にアサートするステップ、第1のユーザ制御された時間窓内にデバイス選択信号を第1の論理状態に戻すステップを含む。デバイス選択入力およびクロック入力における論理状態の遷移を検出する手段、デバイス選択入力における論理状態の遷移の間に生じるクロック入力における所定の数の論理状態の遷移に応答して、デバイスの動作モードを変更する手段を含むデバイスが開示される。選択された動作モードは、例えば低消費電力モード、またはデイジーチェイン動作モードもしくはアナログ入力範囲のプログラミングに適応するモードなどの別の動作モードなどでありうる。
【選択図】図3
Description
したがって、専用の入力、または複雑な複数のラインのプロトコルを必要とせず、デバイスの処理能力に悪影響を与えない、モード制御の実施に対する需要が存在する。
部分的パワーダウンモードにおいては、変換が開始されているときを除いて、パワーがデバイスのほとんどの部位から除かれる。部分的パワーダウンモードは、実行される第1の変換のために余分な変換サイクルを要求するので、消費電力が下がる代わりにデバイスの処理量が減少する。
全パワーダウンモードにおいては、デバイスにおける全てのアナログ回路がパワーダウンされる。この動作モードは、パワーの保存が最重要であるような用途に対して意図されている。全パワーダウンモードにおけるデバイス処理量は比較的低く、これは主に、デバイスを全パワーダウンモードにするため、および再びデバイスを“起こす”ために必要とされる時間があるためである。
本発明のさらに別の側面にしたがって、チップセット(CS)入力およびクロック(CLK)入力を有する集積回路デバイスを選択された動作モードにする方法が提供される。この方法は、CS入力を初期の非アクティブの論理状態にするためにデバイスのCS入力を制御するステップ、デバイスを選択するために前記CS入力をアクティブの論理状態にするステップ、およびCLK信号の遷移によって画定される第1のユーザ制御された時間窓内に、前記CS入力を初期の非アクティブの論理状態に戻すステップを含む。初期の非アクティブの論理状態は、HIGHの論理状態でもよく、一方、アクティブの論理状態はLOWの論理状態でもよい。
デバイス選択入力およびクロック入力における論理状態の遷移を検出する手段は、シリアルクロック信号およびデバイス選択信号に連結されるクロック除算論理およびカウンタ回路をさらに含み、このクロック除算論理およびカウンタ回路は、シリアルクロック信号の第2の立ち下がりエッジの後に生じる第1の中間制御信号、およびシリアルクロック信号の第10の立ち下がりエッジの後に生じる第2の中間の制御信号を含む、中間制御信号を生成する。
本発明のまた別の側面にしたがって、アナログ−デジタル変換器は、制御信号に応答してアナログ入力信号を対応するデジタル信号に変換する手段、シリアルクロック信号に応答してこの対応するデジタル信号をシリアルで出力する手段、制御信号の状態が変化する間に生じる多数のシリアルクロック信号サイクルに応答して、少なくとも1つの指令信号を生成する手段、およびこの指令信号に応答して、アナログ−デジタル変換器の動作モードを選択する手段を含む。
本発明の別の形式において、少なくとも1つの指令信号を生成する手段は、シリアルクロック信号および制御信号に連結されるクロック除算器およびカウンタ論理をさらに含み、このクロック除算器およびカウンタ理論が、制御信号の状態が変化する間に生じるシリアルクロック信号サイクルの数に少なくとも部分的に条件付けられた、複数の指令信号を生成する。アナログ−デジタル変換器の動作モードを選択する手段は、制御信号、クロック除算器およびカウンタ論理に連結される、制御および電力管理論理をさらに含む。
本発明のまたさらなる側面において、アナログ入力信号および当該アナログ入力信号のデジタル表現に対応するデジタル出力信号を有するアナログ−デジタル変換器は、アナログ入力信号をデジタル出力信号に変換する変換サブシステム、およびデバイス選択入力信号およびシリアルクロック入力信号に応答するレンジプログラミングサブシステムを含む。このアナログ−デジタル変換器のフルスケールの入力電圧範囲は、デバイス選択信号の論理状態の遷移の間に生じるシリアルクロック入力信号のユーザ制御された数の論理状態の遷移に応答する、複数のフルスケールの入力電圧範囲から選択される。
本発明のさらなる目的、特徴および優位点は、以下の記載および図面から明らかとなるだろう。
本発明にしたがって、集積回路デバイスを選択された動作モードにするために読み出し専用シリアルインタフェースが使用される。本発明は、当該技術分野において公知のモード制御方法と比較して、格別な効果を提供する。
本発明の一形式にしたがう動作モード制御を有するADC集積回路の例が、図3の簡略化されたブロック図に示され、一般的に符号300で示される。ADC300は、アナログ入力電圧302を取得するためのトラック・ホールド回路301を含む。12ビットの逐次比較レジスタ(SAR)ADC303は、アナログ入力信号302を対応するデジタル信号に変換する。集積回路300は、集積回路300のその他のコンポーネントの動作を制御する制御論理304を含み、また、図3の簡略化されたブロック図には示されないが、デバイスの部位からパワーを選択的に適用/除去するためのパワー制御回路を含む。
制御論理304は、シリアルクロック入力(SCLK)306に応答して、シリアルの対応するデジタル信号(SDATA)305を出力するための変換回路として機能する。制御論理304は、チップ選択(CS)入力信号307の状態の間に生じるSCLKサイクルの数に応答して内部制御信号を生成するモニタリング回路をさらに含む。これらの内部制御信号は、パワーダウン動作モードを制御し、続いて以下に詳細に説明される。
SCLK401のアクティブエッジが立ち下がりエッジ、つまりHIGH−LOW論理遷移、である一方で、本発明の好適な形式において、システムは、SCLKの立ち下がりエッジまたは立ち上がりエッジをアクティブエッジとして利用するように容易に構成される。同様に、本発明の好適な態様において、CS402がLOWの論理状態にあるときに、CS信号402はADC300を選択するが、本発明にしたがうADC300は、設計の動機がそのように意図されればCS402のHIGH論理レベルに応答するようにもできる。
3つの可能な動作モード:全パワーモード、部分的パワーダウンモードおよび全パワーダウンモードがある。変換が開始された後にCSがhighになるポイントは、以前の動作モードと組み合わされて、デバイスが3つの動作モードのうちどのモードとみなすかを決定する。
第10のSCLK502の立ち下がりエッジ後のいずれかの時に、CS501がhighになる場合、ADC300はパワーアップの状態を続ける。CS501がhighになった時点で、16よりも多い数のSCLK502の立ち下がりエッジが起こっていた場合、変換は終了し、SDATA503はスリーステートに戻る。CS501がlowである間に、16以上のSCLK502の立ち下がりエッジがADC300に適用される場合、第16のSCLK502の立ち下がりエッジのすぐ後に変換は終了し、このポイントでSDATA503はスリーステートに戻される。変換を完了して、変換結果にアクセスするために、16のシリアルクロックサイクル502が必要とされる。(CS501は、次の変換までHIGHのままでアイドル状態にあってもよく、または次の変換の前のある時までLOWのままでアイドル状態であってもよく、これは事実上CSをlowの状態でアイドルする。)データ転送が一旦完了する(SDATA503がスリーステートに戻る)と、以前のHIGHの論理状態から再びCS501をLOWにすることによって、静的時間(quiet time)、tquietが経過した後に別の変換が開始されうる。
全パワーモードから部分的パワーダウンモードに変わるために、変換プロセスは、図6のタイミング図に示されるように、SCLK602の第2の立ち下がりエッジの後であって、SCLK602の第10の立ち下がりエッジの前のどこかにおいて、CS601をhighにすることによって中断されなければならない。このSCLKのウィンドウにおいてCS601が一旦highになったら、ADC300は部分的にパワーダウンされた状態になり、CS601の立ち下がりエッジによって開始された変換が終了し、SDATA603はスリーステートに戻る。第2のSCLK602の立ち下がりエッジの前にCS601がhighになる場合、ADC300は全パワーモードのままとなり、パワーダウンしない。これにより、CSラインのグリッチを原因とする不慮のパワーダウンが防がれる。
図8のタイミング図に示されるように、図6に示されるタイミング列が2回実行されなければならないことを除いては、部分的にパワーダウンの場合と同様の方法で、全パワーダウンモードになる。同様にして、変換プロセスは、SCLK802の第2の立ち下がりエッジの後であって、SCLKの第10の立ち下がりエッジの前のどこかにおいて、CS801をhighにすることによって中断されなければならない。デバイスは、このポイントで部分的にパワーダウンしたモードに入る。完全なパワーダウンに達するために、次の変換サイクルが同様に中断されなければならない。CS801が、このSCLKのウィンドウ(インターバルB)で一旦highになると、ADC300は、完全にパワーダウンする。パワーダウンモードに入るためにCS801が一旦highになれば、16のSCLK802を完了する必要はない。
ビットトライアルは、第2の立ち下がりエッジのすぐ後に開始し、最も重要なビット、つまりMSB(DB11)、を決定し、第13の立ち下がりエッジのすぐ後のLSB(DB0)決定で終了する。また、SCLK306は、シリアルデータ305をクロックアウトするために必要となるエッジを提供する。この特定の態様において、第1の4つのSCLKは、リーディングゼロ(leading zero)をクロックアウトし、その後MSB値など、そしてLSBをクロックアウトする。
制御信号生成論理から2つの出力がある。休止信号1104は、HIGHのとき、比較器1004(図10)をシャットダウンし、リファレンスバッファ1005を低電流モードにする。これは部分的なパワーダウンである。完全なシャットダウンは、バイアス生成器1006を含む全てのアナログ回路がシャットダウンされるときに達成される。これは、sleep1104およびdeep_sleep1105がHIGHにされたときに起こる。deep_sleep1105およびsleep1104の両方がLOWのとき、ADC300は、完全にパワーアップされる。ADC300は、変換の間は絶対にパワーダウンモードにならず、進行中の変換が中止されることによってのみパワーダウンモードに入る。
信号conv_abortb1107は、信号latch_mode1110、NORゲートx6 1111の出力を設定することによって、現在のパワーダウンモードを変更する。latch_mode1110は、信号glitch_block1112がLOWの場合にのみ、HIGHになることを許される。latch_mode1110がHIGHになるとき、フリップフロップx10 1113は、その出力Q、dp_slpmode1114をアップデートし、ラッチx9 1115は、出力Q、slp_mode1116でのその現在のD入力値を記憶する。
パワーダウンからADC300を取り出すには、変換が中止される前にslpmode_setがクリアされることを必要とする。これは、csb1101をHIGHにする前に、1つの変換において10より多いSCLKエッジを待つことによって達成される。10のSCLKエッジが過ぎた後にcsb1101がHIGHになる場合、slp_mode1116は、LOWになり、これはまた、x10 1113の出力Qを再設定する。conv_abort_slow1109がHIGHになるとき、sleep1104およびdeep_sleep1105の両方は、LOWに留まり、ADC300をパワーアップの状態にしておく。
カウンタ1209は、図10を参照して説明されたカウンタ1001と類似のものである。図10のように、図12のカウンタ1209は、クロックをカウントし、ビットトライアルを制御するために使用される。カウンタ1209は、16までカウントする。追加の回路は、他の条件をデコード(decode)するためにほとんど必要ではない。モード選択論理1205の部分として含まれる単純なラッチ回路は、第10の立ち下りエッジにおいて設定され、第13の立ち下りエッジにおいて再設定される。デバイス選択ピン307が、ラッチの出力が設定される間にhighに遷移する場合、デバイスはモードを変更する。
通常の動作の下の単一のデバイスを考えると、次の変換のためのチャンネルは、図15の入力データワードフォーマットに説明されるように、第3のビット(CHNI)においてSDATAピンで読み込まれる。図16の出力データワードフォーマットは、CHNOがちょうど変換されたチャンネルを指し、入力および出力データワードにおける、MODおよびSTYビットは、デイジーチェインの指示および指令として使われる。
論理ゲート1306およびDタイプのフリップフロップ1307は、CHNおよびSTYビットをモニタする。フリップフロップ1307のQB出力、STY≠CHN(STYがCHNに等しくない)は、CHNとSTYビットが異なる場合HIGHであり、同じ場合は、LOWである。信号STY≠CHNは、その部分がデイジーチェインモードであるためにHIGHである必要がある。
インターバルB(8〜9μs)の間、CSBのタイムライン1801に示されるようにビット10と12との間に生じるCSBのHIGHイベントを伴って、モードの変更が信号伝達される。この遷移は、相互接続されたそれぞれのデバイスをデイジーチェインモードに切り換える。リードサイクル動作は、インターバルC、9μsと10μsとの間に生じ、ここで、それぞれのデバイスは、そのSDATAピンを介して1ワードを読み込み、インターバルAの間にそのDOUTピンを介して行われる変換を出力する。CSBをlowにして、16のクロックサイクルを適用し、そしてCSBをhighに戻すこのプロセスは、全てのデータワードが読まれるまで続く。
DACのキャパシタンスより小さいコンデンサにサンプリングすることによって、フルスケールを得るのに必要な入力電圧が増大することが知られている。例えば、DACのキャパシタンスの半分に等しいコンデンサにサンプリングすることによって、リファレンス電圧の2倍の振幅を有する入力信号のためにフルスケールの出力が得られる。
Claims (28)
- デバイスを選択された動作モードにする方法であって:
(a)デバイス選択信号を第1の論理状態に初期化するステップ;
(b)前記デバイス選択信号を第2の論理状態にアサートするステップ;および
(c)第1のユーザ制御された時間窓内に、前記デバイス選択信号を第1の論理状態に戻すステップを含む、前記方法。 - デバイス選択信号を初期化するステップ(a)が、デバイス選択信号を非アクティブの論理状態にするステップをさらに含む、請求項1に記載の方法。
- 非アクティブ論理状態がHIGHの論理状態を含む、請求項2に記載の方法。
- デバイス選択信号をアサートするステップ(b)が、デバイス選択信号をアクティブの論理状態にするステップをさらに含む、請求項1に記載の方法。
- アクティブ論理状態がLOWの論理状態を含む、請求項4に記載の方法。
- デバイスがクロック信号入力を含み、第1のユーザ制御された時間窓内に、デバイス選択信号を第1の論理状態に戻すステップ(c)が、前記クロック信号の第1の遷移が生じた後であって、当該クロック信号の第2の後の遷移が生じる前に、デバイス選択信号を第1の論理状態に戻すステップをさらに含む、請求項1に記載の方法。
- クロック信号の第1の遷移が、デバイス選択信号を第2の論理状態にアサートした後に生じるクロック信号の第2の立ち下がりエッジを含む、請求項6に記載の方法。
- 選択された動作モードが低消費電力動作モードであり、クロック信号の第2の後の遷移が、デバイス選択信号を第2の論理状態にアサートした後に生じるクロック信号の第10の立ち下がりエッジを含む、請求項6に記載の方法。
- デバイスが、追加のステップ:
(d)デバイス選択信号を第2の論理状態にアサートするステップ;および
(e)第2のユーザ制御された時間窓内に、デバイス選択信号を第1の論理状態に戻すステップによって、通常の動作モードに復帰させられる、請求項6に記載の方法。 - 第2のユーザ制御された時間窓が、クロック信号の少なくとも10の立ち下がりエッジによって画定される、請求項9に記載の方法。
- チップセット(CS)入力およびクロック(CLK)入力を有する集積回路デバイスを選択された動作モードにする方法であって:
(a)CS入力を初期の非アクティブの論理状態にするために、デバイスのCS入力を制御するステップ;
(b)デバイスを選択するために、前記CS入力をアクティブの論理状態にするステップ;および
(c)CLK信号の遷移によって画定される第1のユーザ制御された時間窓内に、前記CS入力を初期の非アクティブの論理状態に戻すステップを含む、前記方法。 - 初期の非アクティブの論理状態がHIGHの論理状態である、請求項11に記載の方法。
- アクティブの論理状態がLOWの論理状態である、請求項11に記載の方法。
- 選択された動作モードが低消費電力動作モードであり、CLK信号の遷移によって画定される第1のユーザ制御された時間窓が、CSがアクティブの論理状態にされた後に生じるCLK信号の第2の立ち下がりエッジで開始し、かつ、CSがアクティブの論理状態である間に生じるCLK信号の第10の後の立ち下がりエッジで終了する時間窓を含む請求項11に記載の方法。
- デバイスが、追加のステップ:
(d)デバイスを選択するために、CS入力をアクティブの論理状態にするステップ;および
(e)CLK信号の遷移によって画定される第2のユーザ制御された時間窓内に、CS入力を初期の非アクティブの論理状態に戻すステップによって、通常の動作モードに復帰させられる、請求項11に記載の方法。 - 第2のユーザ制御された時間窓が、CLK信号の少なくとも10の立ち下がりエッジによって画定される、請求項15に記載の方法。
- デバイス選択入力およびクロック入力における論理状態の遷移を検出する手段;および
前記デバイス選択入力における論理状態の遷移の間に生じる、クロック入力でのユーザ制御された数の論理状態の遷移に応答して、デバイスの動作モードを変更する手段を含む、デバイス。 - デバイス選択入力およびクロック入力における論理状態の遷移を検出する手段が、シリアルクロック信号およびデバイス選択信号に連結されるクロック除算論理およびカウンタ回路を含み、前記クロック除算論理およびカウンタ回路は、シリアルクロック信号の第2の立ち下がりエッジの後に生じる第1の中間制御信号、およびシリアルクロック信号の第10の立ち下がりエッジの後に生じる第2の中間の制御信号をさらに含む、中間制御信号を生成する、請求項17に記載のデバイス。
- デバイスの動作モードを変更する手段が、第1の論理状態の遷移の組み合わせに応答してデバイスを第1の選択された動作モードにし、第2の論理状態の遷移の組み合わせに応答してデバイスを第2の選択された動作モードにする、請求項18に記載のデバイス。
- 第1の論理状態の遷移の組み合わせが、デバイス選択入力における論理状態の遷移の間に生じる、クロック入力における2乃至10の論理状態の遷移を含む、請求項19に記載のデバイス。
- 第2の論理状態の遷移の組み合わせが、デバイス選択入力における論理状態の遷移の間に生じる、少なくとも10のクロック入力における論理状態の遷移を含む、請求項19に記載のデバイス。
- アナログ−デジタル変換器であって:
制御信号に応答して、アナログ入力信号を対応するデジタル信号に変換する手段;
シリアルクロック信号に応答して、前記対応するデジタル信号をシリアルで出力する手段;
前記制御信号の状態が変化する間に生じる多数のシリアルクロック信号サイクルに応答して、少なくとも1つの指令信号を生成する手段;および
前記指令信号に応答して、アナログ−デジタル変換器の動作モードを選択する手段を含む、前記アナログ−デジタル変換器。 - アナログ入力信号を対応するデジタル信号に変換する手段が:
前記アナログ入力信号に連結されるトラック・ホールド回路;および
前記トラック・ホールド回路に連結される逐次比較型ADCをさらに含む、請求項22に記載のアナログ−デジタル変換器。 - 対応するデジタル信号を出力する手段が:
アナログ入力信号を変換する手段およびシリアルクロック信号に連結されるデータマルチプレクサ;および
前記データマルチプレクサに連結されるシリアルデータ出力をさらに含む、請求項22に記載のアナログ−デジタル変換器。 - 少なくとも1つの指令信号を生成する手段が、
シリアルクロック信号および制御信号に連結されるクロック除算器およびカウンタ論理をさらに含み、前記クロック除算器およびカウンタ理論が、制御信号の状態が変化する間に生じるシリアルクロック信号サイクルの数に少なくとも部分的に条件付けられた、複数の指令信号を生成する、請求項22に記載のアナログ−デジタル変換器。 - 指令信号に応答してアナログ−デジタル変換器の動作モードを選択する手段が、制御信号、クロック除算器およびカウンタ論理に連結される、制御および電力管理論理をさらに含む、請求項25に記載のアナログ−デジタル変換器。
- 集積回路サブシステムであって:
それぞれが信号入力および信号出力を有する複数の集積回路デバイスであって、当該デバイスは、先行のデバイスの信号出力が後続のデバイスの信号入力に連結されるように相互連結され、前記集積回路デバイスは、共通のデバイス選択およびシリアルクロック入力信号を共有する、前記複数の集積回路デバイス;および
前記デバイス選択およびシリアルクロック入力信号に連結される制御回路であって、前記制御回路は、前記デバイス選択信号の論理状態が遷移する間に生じるシリアルクロック入力信号のユーザ制御された数の論理状態の遷移に応答して、前記複数の集積回路をデイジーチェイン動作モードにする、前記制御回路を含む、前記集積回路サブシステム。 - アナログ入力信号および当該アナログ入力信号のデジタル表現に対応するデジタル出力信号を有するアナログ−デジタル変換器であって:
アナログ入力信号をデジタル出力信号に変換する変換サブシステム;および
デバイス選択入力信号およびシリアルクロック入力信号に応答するレンジプログラミングサブシステムを含み、
ここで、前記アナログ−デジタル変換器のフルスケールの入力電圧範囲は、デバイス選択信号の論理状態の遷移の間に生じるシリアルクロック入力信号のユーザ制御された数の論理状態の遷移に応答する、複数のフルスケールの入力電圧範囲から選択される、前記アナログ−デジタル変換器。
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