TWI356306B - A method for placing a device in a selected mode o - Google Patents

Description

1356306 九、發明說明： 【發明所屬之技術領域】 面，並且更特別是釺 個裝置使用之操作模 本發明係大致有關於串列通訊介 對利用唯讀串列介面以選擇一種供一 式。 【先前技術】 以電池運作的設備之普及以及對於具有較低的功率消 耗（因而在電池更換或是再充電間有較長的期間）之較小的 積體電路元件之需求已引發對於降低在此種設備中所用的 元件之功率消耗的需求。一種已被開發出的技術係牽涉到 在所謂的“正常，，動作期間供應最大功率給一個元件，而I中 間的非操作期間將該元件設置在一個低功率消耗模式（有 時被稱為“閒置，，、“電源關閉（power d〇wn)”或是“睡眠，，模式） 中。 、 美國第5,61 9,204號專利係描述—種具有選配的低功 率模式之類比至數位轉換器（ADC)，其係藉由監視一個“轉換 開始’’（C0NVST)信號相對於轉換完成點的狀態來加以控制。 美國第5’714, 955號專利（‘955專利）係描述用於達成在串 列ADC的操作模式間之切換的雙功能控制電路。用於觸發 此種在操作模式間之切換的控制信號是有關於轉換過程、 但無關串列資料傳輸的信號》 第1圖疋一個習知技術ADC的方塊圖（大致以元件符號 1 00來描繪），該ADC係被配置以提供操作模式的程式化， 在此例中為用於電源關閉模式的控制。CLK(時脈）信號ίο! 1356306 係被用來同步化轉換動作，並且c_(轉換)信號ι〇2係被 用來開始該轉換動作。該CLK信號101與⑽v信號102係 被提供作為内部的控制邏輯1 〇3 _ ^ ^ 、科1w之輸入，該控制邏輯103 係控制SAR(連續逼近的暫存考、盘 V π f仔益）與並列至串列轉換器邏輯 1 0 4的動作。該元件1 〇 〇的串列給屮次 ^ u幻甲幻铴出貝枓】〇8係在轉換完成 之後藉由串列地移出SAR内容而得。 該CLK信號101與C0肝信號1〇2亦使用於產生電源關 閉與開機命令。因此’它們係使用作為雙功能接腳。然而， 备这些乜5虎以通常的方式橫跨串列介面運作時，其並不產 生廷些開機與電源關閉命令 '這些信號所必須彼此相關地 被發出的方式並不容易被配置在標準的串列介面上，因而 無法在標準的串列通訊發生時提供電源關閉與開機命令。 亦即，該些信號係如同第2圖的時序圖中所示地被發出。 當CLK 201為低的，兩個c〇NV 202脈衝係命令ADC進 入第一電源關閉模式，在此例中為降低的功率消耗模式命 名為NAP模式203。當CLK 201維持為低的，需要兩個額外 的CONV 202脈衝以將該部件設置在第二電源關閉模式中， 在此例中為SLEEP模式204 ’其甚至比該NAP模式203消耗 更低的功率^ C0NV與CLK的時序並非輕易地就能夠用—個 微控制器來產生在標準的串列介面上，因而尚未能以所需 的方式從DSP加以利用。 最接近之已知的實施係存在於類比元件（Anai〇g Devices)公司所製造的串列ADC系列。當元件是在唯讀模 式中時，關機是經由“晶片選擇，，（CS)的狀態來加以控制。當 1356306 是低的時候1元件係完全開機，而當cs是高的時候， :亥兀件係完全關機。此表示關機是在每次轉換之後被執 打因而在母次轉換之前必須容許有所需的開機時間，但 ，係使得該元件的整體處理量變慢。習知@肌電路典型 是個專用的輸人以便於實施電源關閉功㉟，並且此 種早目的之輸人的利用-般係擴大到模式控制的程式 化。此種對於—個專用的輸入之需求係增加在該晶片 中的導線數目。 因此’對於一種能夠不需要專用的輸入或是複雜的多 :線的協定，目而不會干擾到元件的處理量之模式控制的 貫施方式產生了需求。 【發明内容】 習知技術的這些與其它的缺點係利用本發明的多用途 =式程式化來加以解決。唯讀的串列介面可被用於將一個 ADC或是其它積體電路元件設置在一或多種電源關閉模式 —’而不須寫人控制暫存H或是利料用的關機接腳。兑 匕未特別相關於節約電力的操作模式亦可以用此種方式加 =控制。利用在此所述的介面之模式控制係涉及監視CS相 ::統時脈(SCLK)的狀態。在CS的下降邊緣之後，關機 t檢查在下—組16個scu期間其中CS返回到邏輯高 、:日_加以偵測。後續的開機係以相同的方式來加以偵 測〇 八三個相關於功率消耗的操作模式係被提供。其係為完 王供電的模式、部分電源關閉的模式、以及完全電源關閉 的模式。在完全佴帝 •是完全被供電的該元件的所有部份隨時都 量，但增加了功率^作模式係產生最快的元件處理 在部分電源關閉的操作模式中， 之外，雪六技 褥換已座起始 之外電力係從該元件的大部份起始 行的轉換而言， 對於第—個所執 11刀電/原關閉的模式需要—個 換週期，因而元件卢w曰 1外的轉 牛處理置係被降低以換取降低 在完全電源關閉模式中，在該元件上力革二耗。 的應用中。在完全ΐ=打鼻用於電力節約是最重要 低的，主要是因為龄:果式中之兀件的處理量是相當 度“喚醒，，它所需之長時間。 閉中並1再 當然，如同以上所指出的，對於元件的其它操 之控制也可以利用此技術來做成。響應於發生在該元件.1 輯狀態轉變之間，在該時脈輸八之預定::： 4狀態轉變來改變模式的基本原理是維持不變的 =明之-個範例的實施例中’操作模式控制功能不僅包含 =㈣^同時亦增加從獨立至菊鍵模式之改變操作模式 的H菊鏈m，多個元件係以串列的方式連接在 一起。例如，若該晶月選擇接腳在第1〇個與第13個下降-%脈邊緣之間婦測為高的，㈣料料人菊鏈模式。 此協定有許多其它的延伸都是可行的。例如，元件可 以解碼該元件選擇接腳在任意數目個 的結果’(甚至不限於資料傳輸所需的〗6個時脈邊 1356306 中每個此種轉變的位置都相關於_個唯—的操。而 另一個實施方式伟佶 、飞 A 上相技術來將元件設置到-個模 = = 變為低的時候，出現在—個所選 處之…被載入到一個内部的暫牛: 方式中’當該元件選擇輸入的轉變之間容許發生另二 個邏輯狀態轉變時，類比於入μ X生不同數目 μ“屋的範圍可加以控制。 根據本發明，一種用於將 操作模式中之方法係被提出，例二:二-個所選的 低的功率消耗操作模式 '或是另—種==是： 第-邏輯狀能：化―個元件選擇信號成為 且在一個笛你 ^輯狀通發出該元件選擇信號，並 在個弟—使用者控制的時間窗 號返回該第一邏輯狀態的步 ：广件_ 該初始化-個元件隸μ 在本發明的-種形式中， 、 5號的步驟係更包括將該元件選擇 4唬6又置到一個間置的邏輯狀離 狀能可以肖# , ·、中之步驟。該閒置的邏輯 狀L了以包括—個高的邏輯狀 步驟係更包括將該元件 “牛、擇#唬的 能中之步驟。〜°又置到—個有效的邏輯狀 ^之步驟，遠有效的邏輯狀態可以包括一個低的邏輯狀 在本發明的一藉耶斗' 士 浐入，並且/ 形式中’该元件係包含-個時脈信號 件.壁擇疒，、5 吏用者控制的時間窗之内使得該元 件佩號返回該第一邏輯狀態 信號發生第一轉變之後號=在該：脈 使㈣7°件選擇信號返回該卜邏輯狀態的步 10 1356306 驟。該時脈信號的第一轉變較佳地係包括發生在該元件選 擇信號以第二邏輯狀態的發出之後的該時脈信號的第二個 下降邊緣，然而，對於降低的功率消耗操作模式而言，該 時脈信號之第二後續的轉變係包括發生在該元件選擇信號 以第二邏輯狀態的發出之後的該時脈信號的第十個下降邊 緣。 應注意到的是’該時脈信號的“第一轉變”之用語並不必 然是指該時脈信號之第一個可量測的活動，且該“第二轉變，， 之用語並不必然是描述緊接在後的時脈信號活動。如上所 述’該第一轉變較佳地是發生在該元件選擇信號以第二邏 輯狀態的發出之後的該時脈信號的第二個下降邊緣，而該 第二轉變較佳地是發生在該元件選擇信號以第二邏輯狀態 的發出之後的該時脈信號的某個後續的下降邊緣。應該明 顯可知的是，該第二轉變之精確的時間位置係依據要達到 的操作模式程式化而由一個使用者控制的時間窗來決定 的°此使用者控制的時間窗係可以發生在這些轉變之間的 時脈週期數目來量測的。 根據本發明的另一項特點，該元件係藉由以該第二邏 輯狀態發出該元件選擇信號，以及在一個第二使用者控制 的時間窗之内使得該元件選擇信號返回該第一邏輯狀態之 額外的步驟而被回復到正常的模式。該第二使用者控制的 時間窗是藉由該時脈信號的至少十個下降邊緣來界定的。 仍是根據本發明的另一項特點，一種方法係被提出用 於將一個具有晶片選擇（cs)輸入與時脈（CLK)輸入的積體 11 電路元件設置到一個 制該元件的CS輸入、、的操作模式中。該方法係包括控 邏輯狀態，將該CS:::亥CS :入設置到-個最初閒置的 該元件，以及在m設置到個有效的邏輯狀態以選擇 使用者控制的時間^ CLK信號的轉變所界.定之第一 邏輯狀態之步驟1最、 cs輸入返回該最初閒置的 邏輯狀態，而該有效：，:::置的邏輯狀態可以是-個高的 根據本發明的另二以是一個邏輯低的狀態。 界定之笛一* 項特點，該藉由CLK信號的轉變所 c,s被設詈/古用者控制的時間窗係包括-個開始在發生於 降邊二 效的邏輯狀態中之後的CLK信號的第二個下 發生於於降低的功率消耗操作模式而言，結束在 +個下眼 有效的邏輯狀態中之CU信號的後續的第 十個下降邊緣之眛 ^ ^ _ 夺4向。在本發明的一種形式中，該元件 件，r將忒CS輸入設置到該有效的邏輯狀態中以選擇該元 、及在個藉由該CLK信號的轉變所界定之第二使用 =制的時間窗之内使得該cs輸人返回該最初閒置的邏輯 _大^之額外的步驟而被回復到正常的模式。較佳地，該第 使用者控制的時間窗是藉由該CLK信號的至少十個下降 邊緣所界定的。 月的另一貫施例’一種元件係包括用於偵測 在一個元#通映乂 „ 、擇輸入以及一個時脈輸入處之邏輯狀態轉變 之裝置以及用於響應於發生在該元件選擇輸入處之邏輯 狀態轉變之pq . _ . 义 < 間，在該時脈輸入處之使用者控制的數目個邏 輯狀心轉憂以改變該元件的操作模式之裝置。在本發明的 12 1356306 一種形式中，該用於请測在一個元件選擇輪入以及一個時 脈輪入處之邏輯狀態轉變之裝置係更包括耦接至該串列時 脈信號與元件選擇信號的時脈除頻邏輯以及計數器電路， 該時脈除頻邏輯與計數器電路係產生中間的控制信號，其 包含發生在該串列時脈信號的第二個下降邊緣之後的第一 中間的控制信號以及發生在該串列時脈信號的第十個下降 邊緣之後的第二中間的控制信號。 在本發明的另-項特點中，該用於改變元件的操作模 式之裝置係響應於邏輯狀態轉變的第一組合以將該元件設 置在-個第-所選的操作模式中，並且響應於邏輯狀態轉 變的第二組合以將該元件設置在一個第二操作模式中。該 邏輯狀態轉變的第一組合係句括狢士 * # _ l 。你a括發生在该兀件選擇輸入處 之邏輯狀態轉變之間的時脈輸入處之二至十個邏輯狀態轉 變’而該邏輯狀態轉變的第二組合係包括發生在該元件選 擇輸入處之邏輯狀態轉變之間的時脈輸入處之至少十個、羅 輯狀態轉變。 、 仍然是根據本發明的另—項特點，—種類比至數位轉 換器係包括用於響應於一個控制信號以轉換一個類比輸入 信號成為-個對應的數位信號之裝置、用於響應於—個 列時脈信號以用串列的形式輪出該對應的數位信號 置用於響應於發生在該控制信號的改變狀態之間的—2 串列時脈信號週期以產生至少一個命令信號之裝置、以2 用於響應於該命令作號！; j 乜疵以遠擇該類比至數位轉換器的—個 操作模式之裝置。 13 比6306 仍然是在本發明的另一項特點中 比輪入信號成為一個對應的數位信號之裝置係更J個類 耦接至該類比輸入信號的追蹤與保持電路 ：： 至該追縦與保持電路之連續逼近的二= ”心=!! 一個輕接至該用於轉換類比輸入 接：：=: 脈信號之資料多工器、以及-個耗 X Μ料夕工器的串列資料輪出。 :本發明的另一形式中，該用於產生至少一個 係更包括㈣至該串料脈信號與㈣信號的時 輯：產為以及计數益邏輯中該時脈除頻器與計數器邏 ==:(至少部分地)藉由發生在該控制信號的改 ㈣料脈信號週期數目來加以調節的命令传 :虎。該用於選擇類比至數位轉換器的一個操作模式之裝； '。、更I括輕接至δ亥控制信號以及該時脈除頻器與計數器邏 輯的控制與電源管理邏輯。 /仍然是根據本發明.的另一項特點，一種積體電路子系 、洗係包括複數個積體電路元件，每個積體電路元件係具有 一^號輸入以及-個信號輪出，該些元件被互連成一個 在前的元件之一信號輸出係耦接至一個後續的元件之一信 5虎輪入，並且該些積體電路元件係共用共同的元件選擇與 串列打脈輸入信號、以及耦接至該元件選擇與串列時脈輸 入乜娩的控制電路，該控制電路係響應於發生在該元件選 擇信號的邏輯狀態轉變之間的串列時脈輸入信號之使用者 控制的數目個邏輯狀態轉變，以將該複數個積體電路設置 14 到一個菊鏈操作模式中β 仍然是在本發明Μ 月的另一項特點中，一種類比至數位轉 換"係具有—個類比輸入信號以及一個對應於該類比輸入 信號的數位表示之鉍A h , 數位輸出信號，該類比至數位轉換器係 包括一個轉換該麵A k β 乂 貝比輸入信號成為該數位輸出信號的轉換 子糸統、以及一個趣成+ 人 個響應於—元件選擇輸入信號與一串列時 脈輸入信號的範園鞋斗，Υ 4 圍程式化子系統。該類比至數位轉換器的 全刻度輸入電壓笳图從鄉ώ 乾圍係響應於發生在該元件選擇信號的邏 輯狀態轉變之間的由/ 、串列時脈輸入信號之使用者控制的數目 ^ m而從複數個全刻度輸人電塵範圍中選出。 本發明之另外沾s 的、特點及優點從以下的說明及圖 式將會變成明顯的。 【實施方式] 才據本發月’一個唯讀串列介面係被用來將—個 電路元件設置在-個所選的操作模式中。當相較於在習知 技術中已知的杈式控制方法，本發明係提供顯著的優點。 根據本t月的—個形式之具有操作模式控制的舰積 '路之一個例子係以簡化的方塊圖形式被展示在第3圖 中、亥ADC積體電路係大致由元件符號3〇〇所指出。廳· 係包含用於獲得一個類比輪 翰入電壓302的追蹤與保持電路 :。一個12位元的連續逼近的暫存器（sar)a])c 3〇3係轉 7類比輸入信號302成為一個對應的數位信號。該積體 路300係包含控制積體電路_的其它組件之動作的控 制邏輯304，並且亦包含用於w# 刀已3用於選擇性地從該元件的部份施加 15 1356306 /除去電源之電源控制電路，儘管此電源控制電路並未Μ 在第3圖之簡化的方塊圖中。 4控制邏輯304亦作用為—個用於響應於一串列時脈 輸入(SCLK)306，α串列的形式輸出對應的數位信號 (SDATA)3G5之轉換電路。該控制邏輯謝更包含—個響應 於發生在該晶片選擇（CS)輸入錢斯的狀態之間的咖 週期數目以產生内部的控制信號之監視電路。這你内部的 控制信號係·控制電源關閉模式的動作，並且將㈣會更詳 細地予以探討。 第4圖是描繪與第3圖的咖3〇〇串列通訊之詳細的 時序圖。該串列時脈SCLK 4Q1係提供轉換時脈並且在轉換 期間亦控制來自該ADC 之資訊的傳輸。cs(晶片選 擇)402係起始資料傳輪以及轉換過程。CS 402的下降邊緣 係將該追縱與保持設置__式巾，將該$題輸出· 帶出高阻抗狀態’並且該類比輸入係在此時點被取樣。轉 換亦在此時點起始’並且需要16個SCLK 401週期來完成。 應注意到的是，當ADC i未執行轉換以及當該元件已 經，完成串列資料傳輸時删輸出4。3都是在高阻抗的“第 -一邏輯狀_中。此第三邏輯狀態有時稱為“三態的”，因為 有二種可能的狀況：邏輯高、邏輯低以及高阻抗。 在第16個SCLK 401的下降邊緣處，SDm(串列資料） 線403變回到：能佔 , _ 心的。右在出現16個SCLK有效的邊緣之

則毛生CS的上升邊緣時，則該轉換係被終止’並且SDATA 線變回到三態的;否則，SDATA係如圖所示地在第16個SCLK 16 1356306 下降邊緣處返回到三態的。執行該轉換過程並且從ADC 300 存取資料是需要1 6個串列時脈週期。 儘官在本發明之較佳形式中的SCLK 401之有效的邊緣 疋下降邊緣或疋尚至低的邏輯轉變，但是系統可輕易地被 配置成利用SCLK的下降或上升邊緣作為有效的邊緣。類似 地，在本發明的較佳實施例中，當Μ術是在低的邏輯狀 態中時，該CS信號40?技，孩 係選擇ADC 300，但是若設計考量 要求的話，則根據本發明的舰3〇"可被做成響應於在 CS 402上之高的邏輯位準。

徂楚^ ^變低之後的第—個串列時脈下降邊緣（點A)係提 二 貞料位兀給和ADC 3GG介面連接的微控制器或DSP =此SCLK的下降邊緣亦提供時脈而將第二個資料位元 可出’因此在該串列技舯 該第二個資料位元二個下降時脈邊緣係使得 θ 槌供在6玄資料傳輸中之最後的位元 Γ第1 乂6個下降邊緣處為有效的，該位元是已經在先前的 SCLK庙固下降邊緣處被提供時脈而帶出。在具有較慢的 SCLK之應用中’在每個⑽上升邊緣處讀入資料可能是可 订的0 關閉能Γ桑作模式：完全供電的模式、部分電源 之後、皮二以及凡全電源關閉的模式。CS在轉換已經起始 採==的時間點結合先前的操作模式係決定元件將會 知用该二種操作模式中的哪一種。 這此·ϋ項7 =式係被設計來提供彈性的電源管理選項。 …可針對不同的應用需求而被選來最佳化電源消耗 17 /處理量立条：玄；厶人 是其它比率β選擇操作模式可以用來自微控制器或 或是ί之可程式化的元件之—標準的8個SCLK之叢發 定的^6個飢之叢發來完成。當然，根據一特 力，J::制斋所提供之多個位元組的串列資料傳輸之能 個snV"能需要兩個標準的8個_之叢發或是單一 16 個SCLK之叢發。芒 P徂八 右DSP或疋其它可程式化的元件被使用來 ::、：面至ADC 3。〇 ’則該可程式化的元件可被程式化

選擇為有效的窗之内提供一具有任意所要的長度之 bCLK序列。

…厂王供電的操作模式是打算用於最快的處理量速率 —效此因為使用者不須顧慮到任何的開機時間（ADC 3〇〇 —直維持為完全地被供電）。第5圖是描繪ADC 3〇〇在其完 王供電的％作模式中之時序圖。#同先前所述，轉換係起 始在CS的下降邊緣處。為了確保該ADC 300 —直維持被完 開機的，CS 501必須保持為低的，直到在cs 5〇1的下降 邊緣之後出現至少10個SCLK 5〇2的下降邊緣為止。第ι〇 個SCU 5 02係發生在第5圖的點B之處。 立若CS 501是在第10個SCLK 5〇2的下降邊緣之後的任 意時間被帶成高的，則ADC 3〇〇將會保持開機。當cs 5〇ι 被帶成高的，若只經過少於16個SCLK 5〇2的下降邊緣時， 則該轉換將會被終止，並且SDATA 5〇3將會回到三態的。 若16個或是更多個SCLK 502的下降邊緣是在cs 5〇1是低 的時候被施加至ADC 300,則該轉換將會在第16個SCU5〇2 的下降邊緣處終止，在此時點將SDATA 503推回到三態的。 18 1356306 •完成該轉換並且存取該轉換結果係需要16個串列時脈週期 502。（CS 501可以閒置為高的’直至,】下_次轉換為止，或 者是可以閒置為低的，直到下—次轉換之前的某個時點為 止，此係有效地閒置CS為低的）。一旦資料傳輸完成（sdata 503已經回到三態的）之後，另一次轉換可在經過靜默的時 間tquiet之後，藉由將CS501從其先前高的邏輯狀態再次帶 為低的而被起始。 該部分電源關閉的模式是打算用於其中需要較低的功 率消耗並且較慢的處理量逮率仍然符合系統需求的應用 中。ADC 300係在每次轉換之間被關閉電源，或者是一系列 的轉換可以在高的處理量速率之下被執行並且接著在數個 轉換的這些叢發之間，ADC 300係被關閉電源一段相當長的 持‘續期間。當該ADC 300是在部分電源關閉中，除j用於 晶片上之參考的電路以及參考緩衝器之外，所有的類雷 路都被關閉電源。 為了從完全供電的模式進入部分電源㈣的模式，如 同在第6圖的時序圖中所示，該轉換過程必須藉由在SCLK 602的第二個下降邊緣之後並且在scu 6〇2的第十個下降 邊緣之前的任一處將cs 6〇1帶為高的而被中斷。一旦Μ 6〇1 已在此SCLK的窗中被帶為高的，則概_將會進入部分 的電源關閉，先前藉由cs 6〇1的下降邊緣所起始的轉換： 曰被終止，並且SDATA 603將會變回三態的。若cs 是 在第二個SCLK 602的下降邊緣之前就被帶為高的，則：c 3〇〇將會保持在完全供電的模式中’因而不會關閉電源。此 29 1356306 將會避免因為cs線上之短暫干擾而造成意外的電源關閉。 ^ —次假的（dummy)轉換係被執行’以便於離開此部分的 %源關閉操作模式，並且再次供電ADC 3〇〇，即如在第7圖 中所示者。在CS 7〇1的下降邊緣處，該ADC 3〇〇將會開= 供電，並且只要CS 701保持為低的，其將會持續供電直到 第十個SCLK 7G2的下降邊緣之後為止，即如在點A處所示 者。一旦出現16個％1^ 702之後，該元件將會被完全地 供電，並且有效的資料703將會從下一次轉換中產生。若 以701纟SCLK 7〇2的第二個下降邊緣之前被帶為高的，則 該元件將會再度變回部分電源關閉的模式。此係避免因為 CS線上之短暫干擾而造成意外的電源開機。即使該元件在 CS 701的下降邊緣處可以開始供電，但是若cs 7〇】的上升 邊緣是發生在SCLK 702的第二個下降邊緣之前，則其將會 在CS701的上升邊緣處再次關閉電源。若侃3〇〇在cs^ 被帶為低的之前是在部分電源關閉的模式中，並且Μ接著 在SCLK的第二與第十個下降邊緣之間被帶為高的，則該元 件將會進入完全的電源關閉。 ,該完全的電源關閉模式是打算用於其中需要更低的功 率消耗亚且仍可容忍更慢的處理量速率（但仍然符合操作 需求）的應用_。當铁，此描斗从由 ，，、匕模式的處理®限制是明顯的，因 為從完全的電源關閉來供雷I 4 μ & 木仏窀疋無法僅在一次假的轉換中就 完成的。此模式係較適合於其中單—或是-系列的高速轉 換接者是-段長期間的閒置並且因此關閉電源的應用。當 A D C 3 0 0是在完全的電诉顯貼由 . 电原關閉中，所有的類比電路係被關閉 20 1356306 電源。 完全的電源關閉係以類似於部分的電 入，"7楚D r~i I 』I万式進 …6圖中所繪的時序序列必須 如在筮8罔& + — .阿人以外，即 隹弟8圖的時序圖中所繪者。該 似的方式，藉由在SCL"〇2的第二個下==-種類 3的第十個下降邊緣之前的任-處將 中斷^兀件在此時點將會進入部分的電源 被ΐ::一曰㈣’下一個轉換週期必須以相同的方式 的，則度旦CS8G1已經在此SCLK窗（間隔β)中被帶為高 、、彳ADC 300將會完全的電源關閉。一 μ ^ ^ 801 已經被 =向的而進人到電源關閉模式之後，完成16個似 並非必要的。 為了離開完全的電源關閉並且再次供電ADc3〇〇，一次 假的轉換是在正要從部分的電源關閉供電時被執行。從完 全的電源關閉模式離開係被展示在第9圖的時序圖中。在 CS 901的下降邊緣處，該元件將會開始供電，並且只要α 901保持為低的，其將會持續供電直到第十個go?的 下降邊緣之後為止，此係發生在f"之處。然而該開機 時間是較長於-次假的轉換週期，並且在轉換可再度被起 始之前必須經過此段時間。 第10圖是在第3圖中所繪的胤之詳細的方塊圖。該 ADC 300係使用一種根據1 6個SCLK脈衝且有效在下降邊緣 之連續逼近的架構。轉換係藉由cs 3〇7變為低的而被起 始，此係使得ADC 300進入保持狀態。位元的嘗試係藉由 21 1356306 SCU所驅動，而SCLK係驅動一個環形計數器1001。該環 料數器1001係執行兩個任務。其必須分別藉由定址_ I 002以及12:1資料輸出多工器1〇〇3來控制位元的嘗試與 串列資料的輸出。 、 位元的嘗試係開始在SCLK 306的第二個下降邊緣處， 其係決定最高有效位元或是MSB(DBll)，並且結束在第13 個下降邊緣處的LSB(删）之決定。SCLK綱亦提供時脈給 帶出串列資料305所需的邊緣。在此特定的實施例中，前 四個SCLK係提供時脈而帶出前導的零，接著是msb值等 等、一直到LSB。 内部的控制信號之產生係描繪在第丨〗圖中。信號csb II 〇 1疋開始轉換信號。在csb i i 〇丨之下降邊緣係起始轉 換，並且若當此線變為高的，而該轉換尚未完成時，其將 會被中止。該系統時脈（SCLK)係提供時脈給計數器（未顯 示）’該計數器係計數在cSb 11 〇 1已經變為低的之後，SCLK 的下降邊緣之數目❶在兩個此種時脈邊緣之後，信號 after_2 1102變為高的一個SCLK週期，此係發生在第3個 時脈邊緣處再次變為低的之前。信號after_1〇 11〇3係類 似地在轉換期間的十個SCLK邊緣之後被設定，並且係在 SCLK的第十一個下降邊緣處被清除。 有兩個輸出是來自控制信號產生邏輯。當sleep信號 1104是高的，其係關閉比較器ι 004(第1〇圖）並且使得參 考缓衝器1 005進入低電流模式。此係為部分的電源關閉。 完全的電源關閉是在包含偏壓產生器1 006之所有的類比電 22 1356306 路都被關閉時而達成的。此係發生在仏印與 deep-sleep 1] 〇5兩者都被驅動為高的時候。當心邛jieep 1105與SleepU04都是低的，則ADC3〇〇是完全地被供電。 ADC 300在轉換期間絕對不會在電源關閉的模式中。其只可 以藉由中止進行中的轉換來進入電源關閉的模式。 csb 1101係藉由反相器χ1 u〇6而被反相—次以變 成 conv_abortb 1107。conv_abortb 1107 係藉由 x2 11〇8 而被反相，以變成。_-一。“1〇二^ 1109係主要被使用來在csb 11〇1本身是低的時候，使得信 號deep一sleep 11〇5與sleep 11〇4低的。此係表示當csb II 0 1變為低的’此係開始轉換，ADC 300會一直保持被供 電的，不論ADC 300先前是處於任何模式都是如此。只有 在c〇nv_ab〇rt—slow 11〇9變為高的時候，新的睡眠模式才 會生效。ADC 300將會進入的電源關閉模式是在轉換期間當 csb 11 01係被帶為高的時候才被選擇。此係對應於在 conv_abortb 1107上之一下降邊緣。 信號conv—abortb 1107係藉由設定信號latch_mode III 0 (NOR閘x6 1111的輸出）來改變目前的電源關閉模式。 latch一mode 1110 將只會在信號 g!itch_block 1112 是低的 時候被允許變為高的。當1 atch_mode 1110變為高的，正 反器xlO 1113將會更新其輸出Q(dp_slp_m〇(ie 1114)，並 且閂鎖x9 1115將會儲存其目前的D輸入值在其輸出 Q (s 1 p _ m 〇 d e 111 6)處。 為了避免ADC 300由於在csb 1101上之短暫干擾而進 23 1356306 入一個不同的電源關閉模式中，故需要信號g 1 i tch_b 1 ock 111 2。該短暫干擾的保護電路係由反相器χ5丨丨丨7藉著s-R 閂鎖SRI 1118加以驅動而構成的。SRI 1118是藉由交叉連 接的N0R閘x3 111 9與χ4 11 20所做成的。該S-R閂鎖的 設定信號after_2 1121通常是低的：其係在轉換被開始 (csb 1101為低的）並且兩個SCLK的下降邊緣已經被ADC 300識別出時變為高的。ter_2 1121是在第三個SCLK的 下降邊緣處再次變為低的。在after_2 1121上之高的信號 係使得S-R閂鎖輸出被設定，此係使得g丨丨tch_b丨〇ck丨1 i 2 經由反相器x5 1117而變為低的。在此時點，信號 latch一mode 111〇係不再藉由χ6 1ιη保持為低的而是被 谷許在conV-abortb 11〇7變為高的時候變為高的，此係提 供‘時脈給閂鎖χ9 1115與正反器χΐ 〇 }} i 3。 在glitch—block 1112變為低的之前，在csb noj上 使得其短暫地變為高的，且接著變為低的（亦即，在兩個 SCLK有效的邊緣之内，先是高的而接著是低的），類似一個 被中止的轉換之短暫干擾將不會使得電源管理模式錯誤地 改變，因為儲存元件χ9 1115與χ1。⑴3在其训輸入處 將不會看見任何改變。t csb lm變為高的以發出信號表 不轉換的結切，⑽v_abQrt —slQw UQ9將會變為高的， 此係重置S-R閃鎖SR1 1118’確保另外的短暫干擾也不會 使付ADC進入錯誤的模式。 丨·^貝的輸出slpmode 24 1356306 slpmode_Set 1122是〇，則ADC在轉換的結束時將會保持 被供電。若slPmode_set 1122是卜則ADC 300將會進入 其兩種睡眠模式中的一種，此係依據在轉換被起始前之先 前的模式而定。slpmode_set 1122的值係藉由兩個信號 after—2 1102 與 after_l〇 11〇3 經由 S_R 閂鎖 SR2 1123 而 被決定的。若轉換被起始且兩個SCLK信號已經被ADC 3〇〇 識別出時，則信號after_2 11〇2將會在SCLK的第二個下 降邊緣處變為高的一個時脈週期，此係設定SR2丨〗23的輸 出。SR2 1123將會保持為設定的，直到信號after_1〇 11〇3 已經變為高的而重置其為止。當ADC 3〇〇已經在一個Mb 低的脈衝之内計數到十個SCLK的下降邊緣時，after」〇 11 03將會變為高的一個時脈週期。此將會使得 11.2 2的值變為高的。 化號 slpjode 1116 與 dp—slp_mode 1114 係記憶著就 在csb 1101開始一項新的轉換之前，ADC 3〇〇所在的模式。 如先前所解釋，slpjode 1116與dp_slp—m〇de ιιΐ4係藉 由該短暫干擾的阻擋電路而被防止改變電源管理模式，直 到在轉換之内的第二個時脈脈衝已經被ADC 3〇〇識別出之 後為止。若在轉換之内已經過超過兩個scu邊緣，則該短 暫干擾的拒斥電路係被禁能，因而該介面在_ ιΐ()ι被帶 為高的時候可自由地改變電源關閉模式。儲存元件χ9 11 π 與xlO 1113兩者都是在csb 11〇1被帶為高的時候藉由 latch—mode 1110之上升邊緣而被提供時脈。當此發生;夺， dp—slpjode 1114 係取得 slpj〇de 1116 之舊的值，而 25 1356306 ' SlP—m〇de 1116 係取得 slpmode_set 1122 之舊的值。 右ADC 300疋在完全供電的模式中並且使用者希望將 了又置到邛刀的電源關閉模式，則㈣^必須為低的， 並且在將CSb帶回高的之前必須供應二至十個串列時脈週 期。在轉換期間的第二個時脈脈衝處，sipm〇de_set I〗” 將日藉由SR2 1123而被設定為]，並且該短暫干擾的拒斥 電路將會被禁能。若csb 11〇1在第1〇個SCLK脈衝之前被 帶為高的，則dp_slp_m〇de 1114將會保持不變（低的），而 sip-mode 1116將會取得其新的高值。當c〇nv_ab〇rt—s丨⑽ 11〇9變為高的，則其係將χ13η24的輪出從被保持為高的 釋放出來。Χ13 1124的輸出將會接著變為低的，使得sleep U04變為高的。deep 一 sleep n〇5在此時點仍然將會是低 的+。 若重複此上述的過程，則在latch_m〇de 111〇的上升 邊緣處，slp_m〇de 1116之舊的值（其係為高的）將會被提供 時脈而穿過到 dp—slp—mode 1114，一旦 c〇nv_ab〇rt_si〇w 11〇9變為高的之後，則此係設定deep_sleep ιι〇5。 s 1 p_mode 1 116本身將會是高的，此係以相同的方式使得 sleep 1104 為高的。若 sieep 11〇4 與 deep_sleep 11〇5 兩 者都是高的，則一旦csb 1101返回到高的位準後，所有的 類比電路都將會被關閉。 將ADC 300帶出電源關閉係需要sipm〇de—set 1122在 轉換被中止之前就被清除。此係藉由在將csb 11 〇 1帶為高 的之前，在一個轉換中等待超過十個SCLK的邊緣來加以達 26 1356306 .成。若csb no】是在經過了十個scu的邊緣之後才被帶 為高的，則sipjoddm將會變為低的，此亦重置心山3 的Q輸出。sleep ]i04 .與^印一…邛】】〇5在 ⑽⑽心-心11G9變為高的時候都將會保持為低的， 此係讓A D C 3 0 0被供電。 如先前所指出，利用唯靖虫κ，入 用笮w貝串列介面的操作模式控制並 不限於將-個元件設置在一個降低的功率消耗之操作模式 中。其它的兀件操作模式亦可以利用此介面來加以選擇。 第i2圖是—種其中可程式化超過—種操作模式的元件之方 塊圖。 計數器1209係類似於參考第10圖所述的計數写 如同第10圖，第12圖的計數器_係被用來； 數時脈並且控制位元的嘗試。計數器湖係計數到16。解 碼其它的狀況需要非常少的一 選擇邏輯1 m #_ 含作為模式 士 A 刀之簡早的閃鎖電路係在第1〇個下降 s^r脈邊緣處被設定，並 置。若元件… 3個下降時脈邊緣處被重 置^牛選擇接腳307在閃鎖的輸出被 的，則該元件係改變模式。 謂交為问 因此’該元件的操作狀態係從正常 係執行-項轉換並且輸 儿' ^兀件 輸出在16個時脈週期 /、〒忒。P件係 料之楛4 ,則出現在SDATA接腳1201上的資 科之桓式。此係玄句1你田+ 一起，因m 。 者能夠將任意數目個部件菊鏈在 s。。 厅有件的資料都將會被讀入在相連的虛 理器之-串列輪入埠在相連的處 只際上，該些互連的元件（在此例 27 1356306 中為ADC)是變成列移位暫存器。在移位之前，此暫 存器的每個部件中所儲存之串列資料是該特定的胤之最 近的轉換結果。多工器12〇6係在菊鏈資料與習知的轉換結 果之間做選擇。 在菊鏈的操作模式中之複數個元件的動作係涉及三個 如下所述之控制L號，以及如同在第丨4圖中所繪與 D<m信號之菊鏈的互連。外部所提供的控制信號是串列時脈 信號SCLK 3G6以及晶片選擇信號（實際上為其互補的信號 CSB或是反相的晶片選擇3〇7)。一個致能資料從一元件串 列移位至另一元件的移位信號係在内部藉由適當的cSB轉 換而被產生。因此，在此所述之菊鏈連接的協定只需要兩 個外部產生的控制信號。 第14圖係描繪四個以菊鏈模式連接的元件 1403-1406。SDATA信號1201係耦接至第一元件1 403 ,其 中該第一元件1403的資料輸出信號dcijt耦接至元件二1404 的SDATA輸入。來自最後一個元件1的Dqut是該系統的 輸出信號。類比輸入信號的群組丨4 〇 1係被提供給該些集成 的元件。 考量在正常動作下的單一元件，在藉由第15圖的輸入 資料字格式所繪的第三個位元（CHN,)上之用於下一次轉換 的通道係在SDATA接腳被讀入◊第16圖的輸出資料字格式 係顯示CHN〇指出剛被轉換的通道，並且在輸出與輸入資料 字中的MOD與STY位元係被使用作為菊鏈連接的指示符與 命。 28 i3563〇6 如先前所指出，每個元件都有運作在一些不同的模式 中之能力。在此部份的討論中特別關注的是該正常與菊鏈 的操作模式。如同以上關於元件動作所述，在正常的模式 中轉換結果係在第13個SCLK的邊緣處被複製到内部的 移位暫存器。使用者可以在MOD位元等於CHN。位元時判斷 出該元件是在此模式中。 第1 3圖是描繪用於第12圖的元件之内部的控制信號 之產生的邏輯圖。電路13〇6至1 309再加上相關連的閘係 檢測在串列資料（SDATA)字中的CHN與STY位元是相同或是 不同的。信號CHN_bit_b以及STY—blt_b係在串列資料 (SDΑΤΑ)字中的CHN與STY位元分別是有效的時脈週期中變 為低的。 一、铒閘1 306與D型正反器1 307係監視CHN與δτγ位 兀:若CHN與STY位元不同，則正反器13〇7 st^chn(sty 不等於CHN)的QB輸出是高的，並且若它們是相同的，則 出是低的。部件若要保持在菊鏈模式中，信號s取㈣ 必須是高的。 D型正反器1303以及相關連的閘係決定 種模式(正常或是菊鏈為了最初進入心疋處於何 需要元件是在…模式= = ，第1G與第13個時脈邊緣之間轉變為低的。為了 ^ 菊鏈模式巾’該電路需要元件已經是在 心：

:必須在CSB為低的時間内接收超過13個時心= 位元必須是CHN位元的反相。 亚且STY 29 丄 每個元件1403-1406(第

¥操作模式改變至菊鏈時 圖）係運作為一個移位暫存器， 令，則备1 fi袖cpt r ;由— 為了在模式之間做改變，轉換係在位元1〇/11/12中（亦 即，在第10個SCLK的下降邊緣之後並且在第13個scu 的下降邊緣之前）CSB輪入變為高的時間點被執行。使用者 可以藉由檢視MOD位元來查看該元件是在何種模式中。若 MOD = CHN〇，則該元件是在正常的模式中，而若M〇D等於CHN〇 的反相時，則該元件是在.菊鏈模式中。當該元件在菊鏈模 式中日rr ’ 一項s亥輸入STY位元等於CHNI位元的轉換係使得 δ玄元件回到正常的模式。此表示若該通道是藉由將SdATA 變為高或低來加以選擇時’則該元件將不會困在菊鏈模式 中。這些模式的改變係歸納在第1 7圖的狀態轉換圖中，模 式與輸出位元狀態係被顯示在每個狀態圓圈1 7 〇 1、1 7 〇 2 中，而用於轉換的CSB、SDATA條件係被給在狀態轉換向量 1703-1707 上。 系統動作的時序圖係被提供在第18圖中，以微秒（) 30 1356306 〜為單位之用於系統事件的時間刻度被提供在水平軸上。可 體認到的是，在間隔A中（在7至㈣之間），每個元件正 在其所選的通道上進行正常的轉換，並且結果係㈣存在 每個元件之内部的移位暫存器中。 如CSB時間線1801上所示，在間隔6期間（8至9叩）， 一項模式改變的信號係被發出，其中一個CSB高的事件是 發生在位兀10肖12之間。此種轉變係切換每個互連的元 件成為菊鏈模式。一個讀取週期動作係發生在9至1〇以之 間的間隔C期間，其中每個元件係透過其⑽八接腳讀入 -個字，並且透過其DeuT接腳輸出在間隔“間所進行的轉 換。此種使得CSB為低的、施加16個時脈週期、接著使得 CSB返回高的過程係持續直到所有的資料字都已被讀 止。 巧 第19圖的方塊圖係㈣根據本發明之另—實施例。此 實施方式係包含一種輸入範圍的控制功能，其中輸入的全 刻度電壓係利用以上描述的程序來加以選擇。 已知的是藉由到一個小於DAC電容的電容器上取樣， 要獲得全刻度所需的輸入電愿係增加。例如，肖由到一個 :於-半6"AC電容之電容器上取樣，則具有振幅為參考 电壓的兩倍之輸入信號係獲得全刻度輸出。 在此例子中，用於改變範圍的機構是與先前所述相同 的叶數時脈邊緣之技術，而該元件選擇輪人是處於使用者 所：義的狀態中。若CSB輸入3〇7被帶為低的(至其 狀恕）並且U個週期是在CSB 307再度被帶為高的之前施 31 、 至4脈輸入SCLK 306，則第]〇罔认一， —链* 』弟1 9圖的凡件係被設計以進入 種其中全刻度係對應於參考 面，w /亏電屋的操作模式。在另一方

右在CSB 307轉變之間12個串列時 3〇β 4λ 中夕J蚪脈週期被施加至SCU 6輪入’則該元件係進入一個 考带rk 個其中全刻度係對應於兩倍參 $包壓的操作模式。 m M J數目可以藉由設計來加以 心俾成任何可行的數目。扃本‘ , 先别的段落中所介紹的數目是 十丁 作為舉例而已。任何孰習 5，丨、* …^此項技術者都會很快地瞭解 J透過適當的硬體之引進，該 · a . + 哀王刻度電壓可被選為實際上 疋参考電壓的任意倍數。當缺， 田…、右谷許額外的硬體變成太 _的’則增加的複雜度可能會超出任何所得的益處。 在此已經描述一種唯讀串列介面用於將一個積體電路 凡件設置在—個所選的操作模式中。所發明U統係展現 優於習知技術之顯著的改良。對於熟習此項技術者將明顯 可^的是可以在不脫離本發明的精神與範嘴下進行修改。 於是’除非由所附的中請專利範圍來看可能是必要的之 外’否則本發明並非意欲受其限制。 【圖式簡單說明】 第1圖是被配置用於關機模式的控制之習知技術元件 的方塊圖； 第2圖八描繪第丨圖的習知技術元件之操作模式的時 序圖， 第3圖是根據本發明之具有操作模式控制的元件之簡 化的方塊圖； 32 第4圖是描繪與 第 、弟3圖的兀件串列通訊之時序圖； 5圖疋描纷第] _ 圖； 圖的70件之完全供電的模式之時序 圖的元件進入部分的電源關閉模式 第6圖是梅繪第 之時序圖； 第7圖是顯示第 _ 全供電的動作> ± ㈤、70件從電源關閉模式轉換至完 < Βτ序圓； 之時:圓8圖是插繪第3圖的元件進入完全的電源關閉模式 換至完全供電^ 3圖的元件從完全的電源關閉模式轉 叩勖作之時序圖； 第1 〇圖《名黎 第11圖是描嗆内Γ中所喻的ADC之群細的方塊圖；

第12 s ”田、” ^的控制信號之產生的邏輯SM 弟^圖是根據本發明 圓 件之詳細的方塊圖. 3夕個模式程式化功能的元 第13圖是描繪第12圖 生的邏輯圖； 疋件之内部的控制信號之產 第1 4圖是描繪多個以菊鏈配 % 1 5 FI ^ 4 —置連接的元件之概要圖； 第15圖係描繪輸入資料字的 ㈣ 第16圖係顯示輸出資料字的格式； 之狀圖是㈣從—個操作模式轉變至另—個操作模式 第第模擬所導出的時序圖;以及 根據本發明之具有特點為另—個模式程式化 33 1356306 功能的元件之詳細的方塊圖。 【主要元件符號說明】

100 ADC 101 CLK(時脈）信號 102 CONV(轉換）信號 1 0 3控制邏輯 104 SAR(連續逼近的暫存器）與並列至串列轉換器邏輯 108串列輸出資料

201 CLK

202 CONV 203 NAP模式

204 SLEEP 模式 300 ADC 3 0 1追蹤與保持電路 302類比輸入電壓

30 3連續逼近的暫存器（SAR)ADC 304控制邏輯 305數位信號（SDATA) 30 6串列時脈輸入（SCLK)

307晶片選擇（CS)輸入信號 401串列時脈SCLK 402 CS(晶片選擇）

403 SDATA 輸出 501 CS 1356306

502 SCLK

503 SDATA

601 CS

602 SCLK

603 SDATA

701 CS 702 SCLK 703資料

801 CS

802 SCLK

901 CS

902 SCLK

1 0 0 1環形計數器 1002 SAR 1 003 1 2 : 1資料輸出多工器 1 004比較器 I 005參考缓衝器 1006偏壓產生器 1101 csb 信號 1102 after_2 信號 1103 after_10 信號 1104 sleep 信號 1105 deep_sleep 信號 II 0 6反相器X1 1356306 1107 conv_abortb 信號 1108反相器x2 1109 conv_abort_slow 信號 111 0 1 atch_mode 信號 1111 NOR 閘 x6

1112 glitch_block 信號 1113正反器xlO 1114 dp_slp_mode 信號 II 15閂鎖x9 III 6 s 1 p_mode 信號 1117反相器x5

1118 S-R 閂鎖 SRI 1119 NOR 閘 x3 1120 NOR 閘 x4 1121 after_2 信號 1122 slpmode_set 信號 1123 S-R 閃鎖 SR2 1124 NAND 閘 xl3 1201 SDATA 接腳 1 2 0 5模式選擇邏輯 1206多工器 1 2 0 9計數器 1 303 D型正反器 1 3 0 6邏輯閘 1356306 1 307 D型正反器 1401類比輸入信號的群組 1 403-1406 元件 1701、’ 1 70 2狀態圓圈 1 703- 1 707狀態轉換向量 1801 CSB時間線

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Claims (1)

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#〇 J. #修正替換頁 十、申請專利範一 ·- 1 · -種用於將-個元件設置在一個所選的操作 之方法，該方法包括下列步驟： 、，中 (a) 初始化一個元件選擇信號成為—個第—邏輯狀雄. (b) 以一個第二邏輯狀態發出該元件選擇信號；以、， (c) 在一個第一使用者控制的時間窗之内使得嗜元 選擇信號返回該第一邏輯狀態以設置該牛 作模式， 玄所選的操 士其中步騾（〇進一步包括使該元件選擇信號在—串 時脈輸入信號之一第一預定轉換之後’但在該串列時脈輸 W號之-第二後續的預定轉換之前返回該第—邏輯狀 態’。該等第一及第二後續的預定轉換二者發生在以該第二 邏輯狀態發出該元件選擇信號之後，並且該第—使用者控 制的時間窗係按照發生在該串列時脈輸入信號之該等第一 及第一後續的預定轉換之間的時脈週期數目量測。 根據申叫專利範圍第1項之方法，其中步驟（a)的初 ° 個元件選擇信號係更包括將該元件選擇信號設置到 個閒置的邏輯狀態中之步驟。 。^根據申请專利範圍第2項之方法，其中該閒置的邏 輯狀態係包括一個高的邏輯狀態。 出該4—.根據申請專利範圍第i項之方法，其中步驟（b)的發 疋件選擇彳§唬係更包括將該元件選擇信號設置到一個 有效的邏輯狀態中之步驟。 5’根據申請專利範圍第4項之方法，其中該有效的邏 38 1356306

〜丨―· u ^ ^ ^ ιοϊδθβ日修正替換頁 輯心糸包括一個^ f- 6.根據申請專利範圍第i項之方 作模式是一個咯供从* # 八甲5亥所選的操 疋個降低的功率消耗操作模式，並 之該第—預定轉換包括該發生在以一第二 = 兀件選擇信號之後的該時脈信號之第〜發出違 時脈信號之第-德病& # + 爹邊緣，並且該 ^弟一後續的預定轉換係包括發 信號以第二邏輯肤能沾 w疋件選擇 降邊緣。 ^出之後的該時脈信號的第十個下 7. 根據申請專利範圍帛}項之方法 由以下之額外的步驟而被回復到正常的操作、件係藉 ⑷：該第：邏輯狀態發出該元件選擇信號；以及 6 —個第二使用者控制的時間窗之内使得j _丛 選擇信號返回該第一邏輯狀態。 内使㈣凡件 8. 根據申請專利範圍帛7項之方法 者控制的日车閗诠及— 弟一使用 ㈣間面係精由該時脈信號的至 界定的。 丁個下降邊緣來 9. 一種用於將—個具有一晶片選擇（ 脈（CLK)輸入的穡俨φ枚-从 ）輸入以及—時 中之方法，； ^置到—個所選的操作模式 法 4方法係包括步驟有： (a) 控制$兀件的cs輸人以將該以 初閒置的邏輯狀態； 叹置到—個最 (b) 將該CS輪入設置到一個有效 元件；以及 狀悲以選擇該 ⑷在-個藉由該CU信號的轉變所界定之第一使用者 39 Ϊ356306

100年5月6曰替換頁 控制的時間窗之内，使㈣該最的邏7 狀態以設置該積體電路元件至該所選的操作模式， -中步驟（C)進步包括使該cs輸入信號在該Μ輸 入信號之—第—狀轉換之後，但在㉟ακ輸人信號之一 弟二後續的預定轉換之前返回該最初閒置的邏輯狀態，該 #第-及第二後續的預定轉換二者發生在以該有效的邏輯 狀態發出該輸入信號之後，並 ^ 瓦业丘5玄第一使用者控制的時 間窗係按照發生在該CLK輸入信號之該等第一及第二後續 的預定轉換之間的時脈週期數目量測。 其中該最初閒置 其中該有效的邏 其中該所選的操 並且該CLK輸入 I 〇.根據申請專利範圍第9項之方法 的邏輯狀態是一個高的邏輯狀態。 II ·根據申請專利範圍第9項之方法 輯狀態是一個邏輯低的狀態。 1 2 ·根據申请專利範圍第9項之方法 作模式是一個降低的功率消耗操作模式， 信號之該第一預定轉換係發生於cs被設置在一個有“二二/邏 輯狀態中之後的該CLK信號的第二個下降邊緣，並且該 輸入信號之該第二後續的預定轉換係發生於cs B 疋·母· 有效 的邏輯狀態中之該CLK信號的後續的第十個下降邊緣。 13.根據申請專利範圍第9項之方法，農 六甲该70件係藉 由以下之額外的步驟而被回復到正常的操作模式： (d )將该CS輸入設置到該有效的邏輯狀態中以選擇， 元件；以及 " (e )在一個藉由該CLK信號的轉變所界定夕笛_ 〜心乐一使用者 40 1356306 月&修正替換: ⑽年5月6曰替換頁 U._______ …Ί 匕 —μ甘供 控制的時間窗之内使得該冗id回該最初閒置的邏輯狀 態。 14·根據申請專利範圍第13項之方法，其中該第二使 制的時間窗係藉由該CLK信號的至少十 所界定的。 「卬瓊緣 作模利範㈣1項之方法，其中該所選的操 :定轉換包括發生在以該第二邏輯狀態發出該元件選二: ::::::::脈輸入信號的第十個下降邊緣= 入信號的第選擇信號之後的該串列時脈輪 !6.根據申請專利範圍第1項之方法，其中 »亥兀件係—與其他積體 件，使得—在前^件互連之積體電路元 後續的積體電路&諕輸出係耦接至一 件分享共同的纟且該專積體電路元 ，所、… 列時脈輪入信號， :=的操作模式係一菊鏈操， 该串列時脈輪入信號之爷 該第二邏輯狀態發出 j預定轉換包括發生在以 入信號的第十個下 ° ^之後的該串列蛘脈輪 Γ丨辛邊緣，以及 該串列時脈輪入信號的該 .生在以該第二邏輯 後續的預疋轉換包括發 狀恶發出該元件選擇信號之後的該串列 41 1356306 時脈輸入信號的第十三個下 降邊緣 細·堪· §修正替換頁

17.根據申請專利範圍第i項之方 作模式係-對應至-參考電壓之完全的輸 且該串列時脈輸入信號之該第-預定轉換包括：：：以； 第二邏輯狀態發出該元件選擇信號之後 ：：该 信號的第十一個下降邊緣、， 幻捋脈輪入 第1-…… 列時脈輪入信號的該 轉換包括發生在以該第二邏輯狀態發出該 、擇L #u之後的❹列時脈輸人信號 邊緣。 弟十一個下降 ::據申請專利範圍第“之方法，其中 乍杈式係一對應於一兩倍參考電壓之 “ 圍，並且該串列時脈輸入信 王’场入電壓範 在以該第_ 該弟—預定轉換包括發生 脈心選擇信號之後的_時 =該第二後續的預定轉換包括發時=入信 擇信一 19.—種類比至數位轉換器，I 信號的-數位表示的一類比輸入；；有對應至該類比輸入 該類比至數位轉換器包括：5破及-數位輸出信號， 几件選擇及一串列時脈輸 信號7轉…統’其轉換該類比輸入信號至該數位輪出 控制電路系統，其耦接至 42 1356306 1娘5月β日修正替換頁丨叫5月6日！換頁 — 入信號，該控制電路1系鈍包IT'f-- 用以Ϊ貞測5亥元件選擇彳g號被初始化至一第一邏輯狀 心，進入一第二邏輯狀態，及返回至該第一邏輯狀態的妒 置； ' α丨只…一，％〜β评Ίέ脱隹一弟一使用者控制 之時間窗内返回至該第一邏輯狀態以設置該類比至數位轉 換器至一所選的操作模式之裝置，該第一使用者控制之時 間窗發生在進入㈣二邏輯狀態之後i且按照發生於該串 列時脈輸入信號之-第一預定轉換及—第二後續的預定轉 換之間的時脈週期數目量測。 20. 根射請專利範圍第19項之類比至數位轉換器， 其中該轉換子系統進—步包括： 、 —耗接至該類比輸人信號的追縱與保持電路；以及 搞接至該追縱與保持電路的連續逼近ADC。 21. 根據令請專利範圍第19項之類比至 進一步包括： 益 —耦接至該轉換+备β + 多工器；以及 、系，，充及该串列時脈輸入信號的資料 -耦接至該資料多工器的串列資料輸出。 2 2 ·根據申請專利蔚 進一步包括： 項之類比至數位轉換器， 一範圍程式化子李姑 .^ 數個+ \μ ^ ”統，其中該所選的操作模式係自# 數個凡王的輸入電麼範圍中選擇自複 完全的輸人電㈣圍。 致位轉換R — 43

100年5月6曰替換頁 波Υ3.根據申請專利範圍第22項之類比至數位轉換器， 模式係一對應至一參考電壓的完全的輸 勹 &圍，並且該串列時脈輸入信號之一第一預定轉換 ^發生在以該第二邏輯狀態發出該元件選擇信號之後的 二：二脈輸入信號的第十一個下降邊緣，並且該串列時 號的該第二後續的預定轉換包括發生在以該第二 發出该兀件選擇信號之後的該串列時脈輸入信 的第十二個下降邊緣。 其二 =電壓範圍，並且該串列時脈輸入“之 後的該—信號的第十二個下降邊 時脈輸人k號的該第：後續的預定轉 號的第十三個下降邊緣選紅5虎之後的该串列時脈輸入信 其，.根據申請專利範圍第19項之類比至數位轉換器， 路元器係囊封在-與其他類似的積體電 :連的積體電路元件，使得-在前的積體電路元件 的一信號輸出係輕接至-後續的積體電路元件的= 入’並且該積體電路元件分享共同的=虜 輸入信號， 千、擇及序列時脈 44 1356306 LioJ.e曰修正替換頁 100年5月6曰替換頁 該所選的操作模式係一菊鏈操作模式 該串列時脈輸入信號之該第一預定轉換包括發生在以 態發出該元件選擇信號之後的該串列時脈輸 入心唬的第十個下降邊緣，並且 S串列時脈輸入信號的該第二後續的預定轉換包括該 《生在以該第二邏輯狀態發出該元件選擇信 J 列時脈輸“號的第十三個下降邊緣。 串 根據令„月專利|巳圍第25項之類比至數位轉換器， 其中該控制電路李场推—丰 σ 序…先進-步包括在該串列時脈輸入信號的 十二個下降邊緣之間偵測到該元件選 該第二邏輯狀態轉換至該第—邏輯狀態而用以改變 的知作权式自該菊鏈操作模式至正f的操作模式之裝置。 27·根據t請專利範圍第19項之類比至數位轉換器， 其中該第一邏輯狀態係一間置的邏輯狀態。 28. 根射請專利範圍第27項之類比至數位轉換琴， 其中該閒置的邏輯狀態包括-HIGH邏輯狀態。 29. 根據中請專利範圍第19項之類比至數位轉換器， 其中該第二邏輯狀態係—有效的邏輯狀態。 30. 根據申請專利範圍第29項之類比至數位轉換琴， 其中該有效的邏輯狀態包括一 _邏輯狀態。 31. 根據申請專利範圍第19項之類比至數位轉換器， -中β亥所選的操作核式係—降低的功率消耗操作模式 且該時脈信號的該第-預定轉換包括發生在以一第二邏輯 狀心叙出。亥7L件選擇信號之後的該時脈信號的該第二下降 45 1356306 _ ' 伽.钆¢1修正替換頁 | 100年5月6日替換頁 邊緣’並且該時脈信號的該第二後續的預定轉換包括發生 在以該第二邏輯狀態發出該元件選擇信號之後的該時脈信 號的該第十個下降邊緣。 32.根據申請專利範圍第丨9項之類比至數位轉換器， 其中該π件係藉由下列步驟回復至正常的操作模式： 信號返 間窗係

以该第二邏輯狀態發出該元件選擇信號；並且 在—第二使用者控制之時間窗内使該元件選擇 回至該第-邏輯狀態，其中該第二使用者控制之時 由該時脈信號的至少十個下降邊緣界定。 十一、圖式： 如次頁

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