TWI780780B - 信號產生電路、微控制器及控制方法 - Google Patents

信號產生電路、微控制器及控制方法 Download PDF

Info

Publication number
TWI780780B
TWI780780B TW110122278A TW110122278A TWI780780B TW I780780 B TWI780780 B TW I780780B TW 110122278 A TW110122278 A TW 110122278A TW 110122278 A TW110122278 A TW 110122278A TW I780780 B TWI780780 B TW I780780B
Authority
TW
Taiwan
Prior art keywords
circuit
data string
control circuit
digital
enabled
Prior art date
Application number
TW110122278A
Other languages
English (en)
Other versions
TW202301106A (zh
Inventor
賴昀楷
Original Assignee
新唐科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 新唐科技股份有限公司 filed Critical 新唐科技股份有限公司
Priority to TW110122278A priority Critical patent/TWI780780B/zh
Priority to CN202210161736.1A priority patent/CN115494748A/zh
Priority to US17/833,970 priority patent/US20220407521A1/en
Application granted granted Critical
Publication of TWI780780B publication Critical patent/TWI780780B/zh
Publication of TW202301106A publication Critical patent/TW202301106A/zh

Links

Images

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B19/00—Programme-control systems
    • G05B19/02—Programme-control systems electric
    • G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
    • G05B19/042—Programme control other than numerical control, i.e. in sequence controllers or logic controllers using digital processors
    • G05B19/0423—Input/output
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17736—Structural details of routing resources
    • H03K19/1774—Structural details of routing resources for global signals, e.g. clock, reset
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17748—Structural details of configuration resources
    • H03K19/1776—Structural details of configuration resources for memories
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17748—Structural details of configuration resources
    • H03K19/17764—Structural details of configuration resources for reliability
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17748—Structural details of configuration resources
    • H03K19/17772—Structural details of configuration resources for powering on or off
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/74—Simultaneous conversion
    • H03M1/80—Simultaneous conversion using weighted impedances
    • H03M1/808—Simultaneous conversion using weighted impedances using resistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M9/00—Parallel/series conversion or vice versa
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B2219/00—Program-control systems
    • G05B2219/20—Pc systems
    • G05B2219/25—Pc structure of the system
    • G05B2219/25257—Microcontroller

Abstract

一種信號產生電路，包括一第一控制電路、一第二控制電路、一仲裁電路以及一數位類比轉換電路。第一控制電路儲存一第一資料串。當一第一事件發生時，第一控制電路致能一第一觸發信號。第二控制電路儲存一第二資料串。當一第二事件發生時，第二控制電路致能一第二觸發信號。當第一及第二觸發信號均被致能時，仲裁電路根據一優先順序，讀取第一及第二控制電路之一者，用以將第一或第二資料串作為一數位輸入。數位類比轉換電路轉換數位輸入，用以產生一類比輸出。

Description

信號產生電路、微控制器及控制方法
本發明係有關於一種信號產生電路，特別是有關於一種用以產生類比輸出的信號產生電路。
一般的信號產生電路係根據一輸入資料，產生一輸出信號。該輸入資料係由一特定資料源提供。如果想要改變資料源，則需要中央處理器介入變更資料源。當中央處理器介入的次數太多時，會耗費中央處理器的資源，降低系統效能。
本發明之一實施例提供一種信號產生電路，包括一第一控制電路、一第二控制電路、一仲裁電路以及一數位類比轉換電路。第一控制電路儲存一第一資料串。當一第一事件發生時，第一控制電路致能一第一觸發信號。第二控制電路儲存一第二資料串。當一第二事件發生時，第二控制電路致能一第二觸發信號。當第一及第二觸發信號均被致能時，仲裁電路根據一優先順序，讀取第一及第二控制電路之一者，用以將第一或第二資料串作為一數位輸入。數位類比轉換電路轉換數位輸入，用以產生一類比輸出。
本發明之另一實施例提供一種微控制器，包括一中央處理器、一第一週邊電路、一第一控制電路、一第二控制電路、一仲裁電路、一數位類比轉換電路以及一第二週邊電路。第一週邊電路耦接中央處理器。第一控制電路耦接第一週邊電路，並儲存一第一資料串。當第一週邊電路發生一第一事件時，第一控制電路致能一第一觸發信號。第二控制電路耦接第一週邊電路，並儲存一第二資料串。當第一週邊電路發生一第二事件時，第二控制電路致能一第二觸發信號。當第一及第二觸發信號均被致能時，仲裁電路根據一優先順序，讀取第一及第二控制電路之一者，用以將第一或第二資料串作為一數位輸入。數位類比轉換電路轉換數位輸入，用以產生一類比輸出。第二週邊電路根據類比輸出而動作。
本發明之另一實施例提供一種控制方法，適用於一微控制器中。微控制器包括一中央處理器。在一初始期間：利用中央處理器，設定一第一週邊電路，並活化一數位類比轉換電路。在一操作期間：寫入一第一資料串予一第一控制電路中；寫入一第二資料串予一第二控制電路中；當第一週邊電路發生一第一事件時，致能一第一觸發信號；當第一週邊電路發生一第二事件時，致能一第二觸發信號；當第一及第二觸發信號均被致能時，根據一優先順序，讀取該第一及第二控制電路之一者，用以將該第一或第二資料串作為一數位輸入；以及轉換該數位輸入，用以產生一類比輸出。
本發明之控制方法可經由本發明之微控制器及信號產生電路來實作，其為可執行特定功能之硬體或韌體，亦可以透過程式碼方式收錄於一紀錄媒體中，並結合特定硬體來實作。當程式碼被電子裝置、處理器、電腦或機器載入且執行時，電子裝置、處理器、電腦或機器變成用以實行本發明之微控制器及信號產生電路。
為讓本發明之目的、特徵和優點能更明顯易懂，下文特舉出實施例，並配合所附圖式，做詳細之說明。本發明說明書提供不同的實施例來說明本發明不同實施方式的技術特徵。其中，實施例中的各元件之配置係為說明之用，並非用以限制本發明。另外，實施例中圖式標號之部分重覆，係為了簡化說明，並非意指不同實施例之間的關聯性。
第1圖為本發明之微控制器的示意圖。如圖所示，微控制器100包括一中央處理器(CPU)110、週邊電路120、130以及一信號產生電路140。在一初始期間，中央處理器110初始化週邊電路120及信號產生電路140。本發明並不限定中央處理器110如何初始化週邊電路120及信號產生電路140。在一可能實施例中，中央處理器110可能發出一設定信號SS1，用以致能週邊電路120內部的邏輯電路(未顯示)，並設定週邊電路120內部的暫存器(未顯示)。另外，中央處理器110可能發出設定信號SS2，用以啟動信號產生電路140。
週邊電路120耦接於中央處理器110與信號產生電路140之間。在初始期間，週邊電路120接收設定信號SS1，並根據設定信號SS1，設定內部的暫存器。接著，在一操作期間，週邊電路120開始動作。在本實施例中，在操作期間，中央處理器110不介入週邊電路120的操作。換句話說，當週邊電路120動作時，中央處理器110可能為一閒置狀態(idle)，或是進入一省電模式。在操作期間，週邊電路120進行至少一特定操作，並在完成特定操作後，引發一事件(event)。在本實施例中，週邊電路120可能進行至少一特定操作，用以產生事件EV1~EVn。
本發明並不限定事件EV1~EVn的種類。事件EV1~EVn之一者可能相同於事件EV1~EVn之另一者。舉例而言，事件EV1可能是指週邊電路120內部的一計時電路(未顯示)的計數值達一第一目標值所發生的溢位事件(overflow event)。事件EV2可能是指週邊電路120內部的同一計時電路或另一計時電路的計數值達一第二目標值所發生的溢位事件。第二目標值可能不同於第一目標值。在此例中，事件EV1與EV2屬於相同的事件(溢位事件)。
在其它實施例中，事件EV1~EVn之一者可能不同於事件EV1~EVn之另一者。舉例而言，事件EV1可能係指計時電路發生的溢位事件，而事件EVn係指週邊電路120內部的一特定接腳(未顯示)的位準等於一特定位準(如一高位準或一低位準)。在一些實施例中，事件EV1~EVn之至少一者係由軟體所引發。在此例中，事件EV1可能係指一特定軟體被開啟，或是週邊電路120內部的一控制器(未顯示)執行一特定程式碼。
信號產生電路140根據事件EV1~EVn，由相對應的資料源中擷取數位資料串，並轉換數位資料串，用以產生一類比輸出DAC_OUT。以事件EV1及EV2為例，當事件EV1發生時，信號產生電路140讀取一第一資料源的一第一資料串，並轉換第一資料串，用以產生類比輸出DAC_OUT。當事件EV2發生時，信號產生電路140讀取一第二資料源的一第二資料串，並轉換第二資料串，用以產生類比輸出DAC_OUT。
由於信號產生電路140自行根據發生的事件，選擇相對應的資料源，而不需要中央處理器110的介入。因此，中央處理器110在初始化週邊電路120後，便可進入一省電模式，因而減少微控制器100的功耗。在其它實施例中，當信號產生電路140動作時，中央處理器110為一閒置狀態。另外，由於中央處理器110不需控制信號產生電路140，故中央處理器110可進行其它操作。因此，大幅提高微控制器100的效能。
再者，由於信號產生電路140根據不同的資料源的資料串產生類比輸出，故信號產生電路140可產生許多不同斜率的波型。舉例而言，當信號產生電路140根據第一資料源的多筆資料串產生類比輸出時，類比輸出DAC_OUT具有第一斜率。當信號產生電路140根據第二資料源的多筆資料串產生類比輸出時，類比輸出DAC_OUT具有第二斜率。在此例中，第一斜率不同的第二斜率。
週邊電路130根據類比輸出DAC_OUT而動作。本發明並不限定類比輸出DAC_OUT的種類。在一可能實施例中，類比輸出DAC_OUT作為一參考電壓。在其它實施例中，微控制器100更包括一週邊電路150。週邊電路150包括一記憶體151以及一控制電路152。在此例中，中央處理器110利用設定信號SS3，命令控制電路152讀取記憶體151，用以將記憶體151所儲存的複數資料串搬運到信號產生電路140裡相對應的資料源中。
假設記憶體151儲存一第一資料串、一第二資料串、一第三資料串以及一第四資料串。中央處理器110利用設定信號SS3，分派第一及第三資料串給信號產生電路140裡的第一資料源，並且分派第二及第四資料串給信號產生電路140裡的第二資料源。在一可能實施例中，控制電路152可能先將第一及第二資料串儲存至信號產生電路140的第一及第二資料源中。接著，當事件EV1發生時，信號產生電路140讀取並轉換第一資料源的第一資料串。在信號產生電路140開始轉換第一資料串時，控制電路152將記憶體151裡的第三資料串搬運到第一資料源中，用以取代第一資料串。此時，如果事件EV1再度發生，信號產生電路140讀取並轉換第一資料源的第三資料串。然而，如果事件EV2發生，信號產生電路140讀取並轉換第二資料源的第二資料串。在信號產生電路140開始轉換第二資料串時，控制電路152將記憶體151裡的第四資料串搬運到第二資料源中，用以取代第二資料串。
本發明並不限定記憶體151的種類。在一可能實施例中，記憶體151係為一靜態隨機存取記憶體(SRAM)。本發明亦不限定控制電路152的架構。在一可能實施例中，控制電路152係為一週邊直接記憶體存取(Peripheral Direct Memory Access；PDMA)控制器。
在一初始期間，中央處理器110利用設定信號SS1~SS3，初始化週邊電路120、信號產生電路140及週邊電路150。接著，在一操作期間，週邊電路120、信號產生電路140及週邊電路150根據中央處理器110於初始期間所告知的資訊而動作。在操作期間，中央處理器110不介入週邊電路120、信號產生電路140及週邊電路150的運作。
第2圖為本發明之信號產生電路的示意圖。如圖所示，信號產生電路200包括控制電路210_1~210_n、一仲裁電路220以及一數位類比轉換電路230。由於控制電路210_1~210_n的動作相似，故以下僅說明控制電路210_1及210_2。控制電路210_1儲存一第一資料串，控制電路210_2儲存一第二資料串。在一可能實施例中，控制電路210_1作為一第一資料源，控制電路210_2作為一第二資料源。另外，控制電路210_1接收事件EV1，控制電路210_2接收事件EV2。當事件EV1發生時，控制電路210_1致能一觸發信號TR1。當事件EV2發生時，控制電路210_2致能一觸發信號TR2。
仲裁電路220耦接控制電路210_1~210_n，用以接收觸發信號TR1~TRn。在本實施例中，仲裁電路220儲存一優先順序(priority)。該優先順序與控制電路210_1~210_n的優先權重有關。當多個觸發信號均被致能時，仲裁電路220根據優先順序，讀取相對應的控制電路，用以將控制電路所儲存的資料串作為一數位輸入DGI。舉例而言，假設控制電路210_1的優先權重最高，其次是控制電路210_2，最後才是控制電路210_n。在此例中，當觸發信號TR1及TR2均被致能時，仲裁電路220讀取控制電路210_1，用以將控制電路210_1所儲存的第一資料串作為數位輸入DGI。
在本實施例中，仲裁電路220更接收一通知信號NT。當通知信號NT被致能時，仲裁電路220判斷哪個觸發信號被致能。如果只有單一觸發信號被致能，仲裁電路220讀取相對應的控制電路的資料串。如果複數觸發信號被致能時，仲載電路220根據優先順序，讀取優先權重最高的控制電路的資料串。舉例而言，如果只有觸發信號TR2被致能時，仲裁電路220讀取控制電路210_2的資料串，用以更新數位輸入DGI。仲裁電路220可能直接將控制電路210_2所儲存的第二資料串作為數位輸入DGI。然而，在接收到通知信號NT後，如果觸發信號TR1及TR2同時被致能，由於控制電路210_1的優先權重高於控制電路210_2的優先權重，故仲裁電路220仍然讀取控制電路210_1的資料串，並將控制電路210_1所儲存的資料串作為數位輸入DGI。在一些實施例中，如果只有單一觸發信號被致能時，則仲裁電路220將相對應的控制電路的資料串作為數位輸入DGI。
在一可能實施例中，在仲裁電路220將控制電路210_1所儲存的第一資料串作為數位輸入DGI後，仲裁電路220將外部週邊裝置(如150)所提供的資料串DT儲存至控制電路210_1，用以更新控制電路210_1所儲存的資料串。由於中央處理器110已事先在記憶體151的特定位址填入欲留給控制電路210_1~210_n的資料串，故週邊電路150在仲裁電路220輸出相對應的資料串後，透過仲裁電路220，更新相對應的控制電路的資料串。在其它實施例中，週邊電路150可能直接提供資料串DT予相對應的控制電路。
數位類比轉換電路230轉換數位輸入DGI，用以產生類比輸出DAC_OUT。本發明並不限定數位類比轉換電路230的架構。在本實施例中，數位類比轉換電路230包括一控制器231以及一數位類比轉換器232。控制器231根據數位輸入DGI，產生一輸入資料DIN。在一可能實施例中，控制器231係為一數位類比轉換控制器(DAC controller)。數位類比轉換器232轉換輸入資料DIN，用以產生類比輸出DAC_OUT。在一可能實施例中，數位類比轉換器232係為一電阻式數位類比轉換器(RDAC)。
在其它實施例中，控制器231具有一計數電路233。當數位類比轉換器232開始轉換輸入資料DIN時，計數電路233執行一計數操作。當計數電路233執行計數操作的時間達一設定時間(如5秒)時，表示數位類比轉換器232已完成轉換操作。因此，計數電路233致能通知信號NT，用以命令仲裁電路220根據觸發信號TR1~TRn以及控制電路210_1~210_n的權重，讀取相對應的控制電路。在一些實施例中，計數電路233可能獨立於控制器231之外。
在一可能實施例中，控制器231更提供一下電信號(power down)pd予數位類比轉換器232。當下電信號pd被致能時，數位類比轉換器232停止動作。此時，數位類比轉換器232可能進入一省電模式。另外，控制器231可能提供一啟動信號EN，用以致能數位類比轉換器232。
在其它實施例中，數位類比轉換器232更接收操作電壓AVDD、DVDD、AGND以及DGND。操作電壓AVDD及AGND用以供數位類比轉換器232內部的類比元件使用，其中操作電壓AVDD高於操作電壓AGND。操作電壓DVDD及DGND用以供數位類比轉換器232內部的數位元件使用，其中操作電壓DVDD高於操作電壓DGND。
在一些實施例中，數位類比轉換器232更接收一上電控制信號(power on control)PON。當操作電壓AVDD、DVDD、AGND以及DGND尚未穩定時，上電控制信號PON禁能。因此，數位類比轉換器232暫不動作。當操作電壓AVDD、DVDD、AGND以及DGND穩定時，上電控制信號PON被致能。因此，數位類比轉換器232開始動作。
在其它實施例中，數位類比轉換器232更接收參考電壓VREFP及VREFM。參考電壓VREFP可能係來自一特定接腳234。數位類比轉換器232可能具有一電阻串。該電阻串接收參考電壓VREFP及VREFM，並對參考電壓VREFP進行分壓操作，用以產生許多分壓。在一可能實施例中，數位類比轉換器232根據輸入資料DIN，選擇一相對應的分壓，並將該分壓作為類比輸出DAC_OUT。
在一初始期間，中央處理器110致能數位類比轉換電路230。因此，數位類比轉換電路230開始動作。在一操作期間，中央處理器110不介入控制電路210_1~210_n、仲裁電路220以及數位類比轉換電路230的運作。在此期間，中央處理器110可能操作於一省電模式。在其它實施例中，當控制電路210_1~210_n、仲裁電路220以及數位類比轉換電路230運作時，中央處理器110為一閒置狀態。
另外，在操作期間，當觸發信號TR1被致能並且觸發信號TR2~TRn未被致能時，仲裁電路220讀取控制電路210_1，用以將控制電路210_1所儲存的資料串(或稱第一資料串)作為數位輸入DGI。此時，當仲裁電路220將第一資料串作為數位輸入DGI時，控制電路210_1讀取並儲存一外部記憶體(如151)的資料串(或稱第三資料串)。
在操作期間，當觸發信號TR2被致能並且觸發信號TR1及TR3~TRn未被致能時，仲裁電路220讀取控制電路210_2，用以將控制電路210_2的資料串(或稱第二資料串)作為數位輸入DGI。當仲裁電路220將第二資料串作為數位輸入DGI時，控制電路210_2讀取並儲存外部記憶體的資料串(或稱第四資料串)。
第3圖為本發明之微控制器的控制方法的示意圖。在一初始期間310，執行步驟S311。在一操作期間320，執行步驟S321~323。步驟S311係利用一中央處理器，設定一週邊電路，並活化一數位類比轉換電路。步驟S321將資料串寫入相對應的控制電路中。步驟S322判斷是否發生事件。當事件發生時，步驟S323讀取並轉換相對應的控制電路的資料串。
以第1圖為例，在步驟S311，中央處理器110設定週邊電路120，並活化信號產生電路140裡的數位類比轉換電路。本發明並不限定中央處理器110如何設定週邊電路120。在一可能實施例中，中央處理器110係設定週邊電路120的暫存器的數值。在此例中，週邊電路120根據暫存器的數值而動作。
以第2圖為例，步驟S321寫入資料串至控制電路210_1~210_n中。步驟S322根據觸發信號TR1~TRn，判斷事件EV1~EVn是否發生。舉例而言，當觸發信號TR1被致能時，表示發生事件EV1。同樣地，當觸發信號TR2被致能時，表示發生事件EV2。步驟S323根據發生的事件，轉換相對應的資料串，用以產生一類比輸出。舉例而言，當事件EV1發生並且事件EV2~EVn未發生時，仲裁電路220將控制電路210_1的資料串(或稱第一資料串)作為一數位輸入DGI。數位類比轉換電路230轉換數位輸入DGI，用以產生類比輸出DAC_OUT。同樣地，如果只有事件EV2發生時，仲裁電路220將控制電路210_2的資料串(或稱第二資料串)作為數位輸入DGI。
然而，當多觸發信號均被致能時，步驟S323根據一優先順序，讀取相對應的控制電路。舉例而言，當觸發信號TR1及TR2均被致能，如果優先順序表示控制電路210_1的優先權重高於控制電路210_2的優先權重時，則仲裁電路220將優先權重較高的控制電路210_1的資料串作為數位輸入DGI。在此例中，優先順序可能儲存於仲裁電路220之外，或是仲裁電路220外的一記憶體中。在其它實施例中，在仲裁電路220將控制電路210_1的資料串作為數位輸入DGI後，如果觸發信號TR1及TR2仍均被致能，則仲裁電路220再次將控制電路210_1的資料串作為數位輸入DGI。在此例中，在仲裁電路220將控制電路210_1的資料串作為數位輸入DGI後，如果只有觸發信號TR2被致能，則仲裁電路220將控制電路210_2的資料串作為數位輸入DGI。
在本實施例中，在操作期間320，步驟S321~S323的進行不需中央處理器110的介入。因此，在操作期間320，中央處理器可能進入一閒置狀態，或是進入一省電模式。在其它實施例中，在數位類比轉換電路230轉換數位輸入DGI時，步驟S323更新相對應的控制電路的資料串。
舉例而言，當仲裁電路220將控制電路210_1的資料串作為數位輸入DGI時，步驟S323寫入一新資料串(或稱第三資料串)至控制電路210_1。同樣地，當仲裁電路220將控制電路210_2的資料串作為數位輸入DGI時，步驟S323寫入一新資料串(或稱第四資料串)至控制電路210_2。
本發明之控制方法，或特定型態或其部份，可以以程式碼的型態存在。程式碼可儲存於實體媒體，如軟碟、光碟片、硬碟、或是任何其他機器可讀取(如電腦可讀取)儲存媒體，亦或不限於外在形式之電腦程式產品，其中，當程式碼被機器，如電腦載入且執行時，此機器變成用以參與本發明之微控制器。程式碼也可透過一些傳送媒體，如電線或電纜、光纖、或是任何傳輸型態進行傳送，其中，當程式碼被機器，如電腦接收、載入且執行時，此機器變成用以參與本發明之微控制器。當在一般用途處理單元實作時，程式碼結合處理單元提供一操作類似於應用特定邏輯電路之獨特裝置。
除非另作定義，在此所有詞彙(包含技術與科學詞彙)均屬本發明所屬技術領域中具有通常知識者之一般理解。此外，除非明白表示，詞彙於一般字典中之定義應解釋為與其相關技術領域之文章中意義一致，而不應解釋為理想狀態或過分正式之語態。雖然“第一”、“第二”等術語可用於描述各種元件，但這些元件不應受這些術語的限制。這些術語只是用以區分一個元件和另一個元件。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾。舉例來說，本發明實施例所述之系統、裝置或是方法可以硬體、軟體或硬體以及軟體的組合的實體實施例加以實現。因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100:微控制器 110:中央處理器 120、130、150:週邊電路 140、200:信號產生電路 SS1~ SS3:設定信號 EV1~EVn:事件 DAC_OUT:類比輸出 151:記憶體 152、210_1~210_n:控制電路 220:仲裁電路 230:數位類比轉換電路 TR1~TRn:觸發信號 DGI:數位輸入 NT:通知信號 DT:資料串 231:控制器 232:數位類比轉換器 DIN:輸入資料 233:計數電路 234:特定接腳 pd:下電信號 EN:啟動信號 AVDD、DVDD、AGND、DGND:操作電壓 PON:上電控制信號 VREFP、VREFM:參考電壓
第1為本發明之微控制器的示意圖。 第2圖為本發明之信號產生電路的示意圖。 第3圖為本發明之微控制器的控制方法的示意圖。
200:信號產生電路
210_1~210_n:控制電路
220:仲裁電路
230:數位類比轉換電路
231:控制器
232:數位類比轉換器
233:計數電路
234:特定接腳
TR1~TRn:觸發信號
DGI:數位輸入
NT:通知信號
DT:資料串
DIN:輸入資料
pd:下電信號
EN:啟動信號
AVDD、DVDD、AGND、DGND:操作電壓
PON:上電控制信號
VREFP、VREFM:參考電壓
EV1~EVn:事件
DAC_OUT:類比輸出

Claims (10)

  1. 一種信號產生電路，包括： 一第一控制電路，儲存一第一資料串，當一第一事件發生時，致能一第一觸發信號； 一第二控制電路，儲存一第二資料串，當一第二事件發生時，致能一第二觸發信號； 一仲裁電路，當該第一及第二觸發信號均被致能時，根據一優先順序，讀取該第一及第二控制電路之一者，用以將該第一或第二資料串作為一數位輸入；以及 一數位類比轉換電路，轉換該數位輸入，用以產生一類比輸出。
  2. 如請求項1之信號產生電路，其中當該第一觸發信號被致能並且該第二觸發信號未被致能時，該仲裁電路讀取該第一控制電路，用以將該第一資料串作為該數位輸入。
  3. 如請求項2之信號產生電路，其中當該仲裁電路將該第一資料串作為該數位輸入時，該第一控制電路儲存一外部記憶體的一第三資料串。
  4. 如請求項3之信號產生電路，其中當該第二觸發信號被致能並且該第一觸發信號未被致能時，該仲裁電路讀取該第二控制電路，用以將該第二資料串作為該數位輸入。
  5. 如請求項4之信號產生電路，其中當該仲裁電路將該第二資料串作為該數位輸入時，該第二控制電路儲存該外部記憶體的一第四資料串。
  6. 如請求項1之信號產生電路，其中當該數位類比轉換電路產生該類比輸出後，該仲裁電路根據該第一及第二觸發信號，讀取該第一及第二控制電路之一者，用以更新該數位輸入。
  7. 一種微控制器，包括： 一中央處理器； 一第一週邊電路，耦接該中央處理器； 一第一控制電路，耦接該第一週邊電路，並儲存一第一資料串，當該第一週邊電路發生一第一事件時，該第一控制電路致能一第一觸發信號； 一第二控制電路，耦接該第一週邊電路，並儲存一第二資料串，當該第一週邊電路發生一第二事件時，該第二控制電路致能一第二觸發信號； 一仲裁電路，當該第一及第二觸發信號均被致能時，根據一優先順序，讀取該第一及第二控制電路之一者，用以將該第一或第二資料串作為一數位輸入； 一數位類比轉換電路，轉換該數位輸入，用以產生一類比輸出；以及 一第二週邊電路，根據該類比輸出而動作。
  8. 如請求項7之微控制器，其中在一初始期間，該中央處理器設定該第一週邊裝置及該數位類比轉換電路，在一操作期間，該第一週邊裝置、該第一控制電路、該第二控制電路、該仲裁電路以及該數位類比轉換電路開始動作，在該操作期間，該中央處理器不介入該第一控制電路、該第二控制電路、該仲裁電路以及該數位類比轉換電路的運作。
  9. 一種控制方法，適用於一微控制器中，該微控制器包括一中央處理器，該控制方法包括： 在一初始期間： 利用該中央處理器，設定一第一週邊電路，並活化一數位類比轉換電路； 在一操作期間： 寫入一第一資料串予一第一控制電路中； 寫入一第二資料串予一第二控制電路中； 當該第一週邊電路發生一第一事件時，致能一第一觸發信號； 當該第一週邊電路發生一第二事件時，致能一第二觸發信號； 當該第一及第二觸發信號均被致能時，根據一優先順序，讀取該第一及第二控制電路之一者，用以將該第一或第二資料串作為一數位輸入；以及 轉換該數位輸入，用以產生一類比輸出。
  10. 如請求項9之控制方法，其中當該第一觸發信號被致能並且該第二觸發信號未被致能時，讀取該第一控制電路，用以將該第一資料串作為該數位輸入，當該第二觸發信號被致能並且該第一觸發信號未被致能時，讀取該第二控制電路，用以將該第二資料串作為該數位輸入。
TW110122278A 2021-06-18 2021-06-18 信號產生電路、微控制器及控制方法 TWI780780B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
TW110122278A TWI780780B (zh) 2021-06-18 2021-06-18 信號產生電路、微控制器及控制方法
CN202210161736.1A CN115494748A (zh) 2021-06-18 2022-02-22 信号产生电路、微控制器及控制方法
US17/833,970 US20220407521A1 (en) 2021-06-18 2022-06-07 Signal generation circuit, micro-controller, and control method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW110122278A TWI780780B (zh) 2021-06-18 2021-06-18 信號產生電路、微控制器及控制方法

Publications (2)

Publication Number Publication Date
TWI780780B true TWI780780B (zh) 2022-10-11
TW202301106A TW202301106A (zh) 2023-01-01

Family

ID=84464258

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110122278A TWI780780B (zh) 2021-06-18 2021-06-18 信號產生電路、微控制器及控制方法

Country Status (3)

Country Link
US (1) US20220407521A1 (zh)
CN (1) CN115494748A (zh)
TW (1) TWI780780B (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200609746A (en) * 2004-06-01 2006-03-16 Ssd Co Ltd Data processing unit and bus arbitration unit
CN1791219A (zh) * 2004-12-15 2006-06-21 三星电子株式会社 用于片上系统的双层总线结构
TW200821910A (en) * 2006-11-10 2008-05-16 Tenor Electronics Corp Data synchronization apparatus
US20170047917A1 (en) * 2014-04-16 2017-02-16 Washington State University Signal delay cells

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4991120A (en) * 1989-05-30 1991-02-05 Eastman Kodak Company Apparatus for interfacing video frame store with color display device
US5198818A (en) * 1991-11-07 1993-03-30 Pairgain Technologies, Inc. Oversampled digital-to-analog converter for multilevel data transmission
US5682159A (en) * 1996-02-21 1997-10-28 Hewlett-Packard Company Method and apparatus for reducing phase lag resulting from digital to analog conversion
US6438434B1 (en) * 1996-05-29 2002-08-20 Yamaha Corporation Mixing, coding and decoding devices and methods
US5859605A (en) * 1997-01-24 1999-01-12 Hughes Electronics Corporation Digital waveform generator and method for synthesizing periodic analog waveforms using table readout of simulated Δ- Σ analog-to-digital conversion data
AU1330200A (en) * 1998-10-30 2000-05-22 Broadcom Corporation Internet gigabit ethernet transmitter architecture
US7130327B2 (en) * 2003-06-27 2006-10-31 Northrop Grumman Corporation Digital frequency synthesis
US7327816B2 (en) * 2003-12-23 2008-02-05 Teradyne Inc. High resolution synthesizer with improved signal purity
US7830217B1 (en) * 2008-11-24 2010-11-09 Guzik Technical Enterprises Method and system of vector signal generator with direct RF signal synthesis and parallel signal processing
KR101497849B1 (ko) * 2010-09-28 2015-03-02 미쓰비시덴키 가부시키가이샤 D／a 변환장치, 주변장치 및 plc
US9532139B1 (en) * 2012-09-14 2016-12-27 Cirrus Logic, Inc. Dual-microphone frequency amplitude response self-calibration
US9941894B1 (en) * 2017-05-04 2018-04-10 Analog Devices Global Multiple string, multiple output digital to analog converter
KR20210056544A (ko) * 2019-11-11 2021-05-20 삼성전자주식회사 디지털-아날로그 컨버터 및 이를 포함하는 전자 시스템
US11658670B2 (en) * 2021-01-28 2023-05-23 Avago Technologies International Sales Pte. Limited System and method of digital to analog conversion adaptive error cancelling
TWI763457B (zh) * 2021-04-23 2022-05-01 新唐科技股份有限公司 波形產生電路

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200609746A (en) * 2004-06-01 2006-03-16 Ssd Co Ltd Data processing unit and bus arbitration unit
CN1791219A (zh) * 2004-12-15 2006-06-21 三星电子株式会社 用于片上系统的双层总线结构
TW200821910A (en) * 2006-11-10 2008-05-16 Tenor Electronics Corp Data synchronization apparatus
US20170047917A1 (en) * 2014-04-16 2017-02-16 Washington State University Signal delay cells

Also Published As

Publication number Publication date
TW202301106A (zh) 2023-01-01
US20220407521A1 (en) 2022-12-22
CN115494748A (zh) 2022-12-20

Similar Documents

Publication Publication Date Title
JP2538067B2 (ja) 条件書き込み手段を有するランダム・アクセス・メモリ回路
US8489863B2 (en) Processor including age tracking of issue queue instructions
TWI564902B (zh) 使用非揮發性記憶體的多觸發讀取獲得狀態可靠度資料的方法及系統
JPH11126486A (ja) 連想記憶装置のエンコーダにおける一致信号及び一致アドレス信号の優先順位付け
TWI356306B (en) A method for placing a device in a selected mode o
TWI223811B (en) Semiconductor memory and method for controlling the same
JP2566206B2 (ja) 逐次近似レジスタ
TWI780780B (zh) 信號產生電路、微控制器及控制方法
US6516430B1 (en) Test circuit for semiconductor device with multiple memory circuits
TW487924B (en) Controlling burst sequence in synchronous memories
TWI697841B (zh) 控制電路及快速設定電源模式的方法
US7990796B2 (en) Energy efficient memory access technique for single ended bit cells
TWI690844B (zh) 電子裝置及裝置喚醒方法
JP4794059B2 (ja) 半導体装置
TWI661426B (zh) 記憶體裝置及其資料讀取方法
US10020815B2 (en) Apparatus for data converter with internal trigger circuitry and associated methods
TW201837910A (zh) 可決定將被更新的字元線的記憶體元件
JP4902662B2 (ja) シリアル・リンクの信号遷移特性ベースのコード化
US9378782B1 (en) Apparatus with write-back buffer and associated methods
JPS63226735A (ja) レジスタ回路
TWI723515B (zh) 記憶體裝置及其資料存取方法
JPS60554A (ja) メモリ制御装置
TWI798018B (zh) 單調計數器記憶體系統
JPH11259356A (ja) メモリ初期化装置
TWI740092B (zh) 儲存裝置及巨集指令的執行方法

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent