TWI661426B - 記憶體裝置及其資料讀取方法 - Google Patents

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Abstract

一種記憶體裝置及其資料讀取方法。虛擬電路依據位址信號與資料存取電路同步執行讀取操作，以分別估算資料存取電路完成各個操作程序的時間點，並於完成一操作程序時致能資料存取電路執行下一操作程序。

Description

記憶體裝置及其資料讀取方法
本發明是有關於一種電子裝置，且特別是有關於一種記憶體裝置及其資料讀取方法。
由於較少的腳位數及簡單的介面，串列快閃記憶體已經變得普遍。一般來說，串列快閃記憶體為基於外部提供的時脈信號來進行操作，例如存取位址的變化、資料感測、錯誤校正以及資料暫存等等的操作時間皆基於外部提供的時脈信號決定。在部分的記憶體裝置中，在輸出第一筆讀取資料前，可分配多個週期數的虛擬時脈(dummy clock)進行資料鎖存，以提高讀取資料的速度。
由於對應不同規格的記憶體裝置所使用的虛擬時脈的週期數可能不同，在虛擬時脈的週期數較少的情形下，分配記憶體操作時程的難度將提高。例如，部分的記憶體操作所需的操作時間可能短於被分配到的時脈週期數，然由於記憶體的操作為基於外部提供的時脈信號來進行，仍需分配足夠的時脈週期數來進行記憶體操作，如此將造成時間的浪費，進而降低記憶體裝置的讀取效率。
本發明提供一種記憶體裝置及其資料讀取方法，可有效地提高記憶體裝置的讀取效率。
本發明的記憶體裝置包括記憶體陣列、位址產生器、資料存取電路以及虛擬電路。位址產生器產生位址信號。資料存取電路耦接記憶體陣列與位址產生器，依據外部時脈信號以及位址信號對記憶體陣列進行讀取操作，以輸出讀取資料，讀取操作包括多個操作程序。虛擬電路耦接資料存取電路與位址產生器，依據位址信號執行操作程序，以分別估算資料存取電路完成各操作程序的時間點，其中虛擬電路於完成操作程序時致能資料存取電路執行下一操作程序。
本發明還提供一種記憶體裝置的資料讀取方法，其中記憶體裝置包括記憶體陣列、位址產生器以及資料存取電路，位址產生器產生位址信號，資料存取電路依據外部時脈信號以及位址信號對記憶體陣列進行讀取操作，以輸出讀取資料，讀取操作包括多個操作程序，記憶體裝置的資料讀取方法包括下列步驟。提供虛擬電路，虛擬電路依據位址信號開始執行操作程序，以分別估算資料存取電路完成各操作程序的時間點。虛擬電路於完成操作程序時致能資料存取電路執行下一操作程序，以使資料存取電路依序地完成操作程序而輸出讀取資料。
基於上述，本發明實施例的虛擬電路可依據位址信號與資料存取電路同步執行讀取操作，以分別估算資料存取電路完成各個操作程序的時間點，並於完成一操作程序時致能資料存取電路執行下一操作程序。如此可使讀取操作中的各個操作程序的執行時間點不受限於外部時脈信號，而是依據執行各個操作程序實際上所需的時間來分配操作時程，因此可大幅減少記憶體操作的閒置時間，而有效地提高記憶體裝置的讀取效率。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1是依照本發明一實施例的一種記憶體裝置的示意圖，請參照圖1。記憶體裝置100可包括位址產生器102、記憶體陣列104、資料存取電路106以及虛擬電路108，其中位址產生器102耦接資料存取電路106以及虛擬電路108，記憶體陣列104可例如為快閃記憶體陣列(例如NOR快閃記憶體陣列)，然不以此為限。此外，虛擬電路108與資料存取電路106可具有相同的電路特性，例如可以相同的製程以及電路設計製作。資料存取電路106耦接記憶體陣列104以及虛擬電路108。位址產生器102用以依據外部時脈信號CLK產生位址信號ADD1至資料存取電路106以及虛擬電路108。資料存取電路106可依據外部時脈信號CLK以及位址信號ADD1對記憶體陣列104進行讀取操作，以輸出讀取資料SD1，其中讀取操作可包括多個操作程序，例如選擇驅動記憶體陣列102的字元線與位元線的選擇操作程序，對應位址信號ADD1的資料的資料感測操作程序、感測資料的錯誤校正操作程序、暫存已校正資料的操作程序…等等。虛擬電路108則可依據位址信號ADD1執行讀取操作，以分別估算資料存取電路106完成各操作程序的時間點，並於完成操作程序時致能資料存取電路106執行下一操作程序。
舉例來說，虛擬電路108可依據位址信號ADD1依序地執行上述的選擇操作程序、資料感測操作程序以及錯誤校正操作程序，並分別在選擇操作程序、資料感測操作程序以及錯誤校正程序的完成時間點致能資料存取電路106進行下一個操作程序，亦即資料感測操作程序、錯誤校正操作程序以及暫存已校正資料的操作程序。由於虛擬電路108與資料存取電路106具有相同的電路特性，因此當虛擬電路108完成某一操作程序時，可預期資料存取電路106亦已完成相同的操作程序，而不受電源電壓、溫度變化或其它環境因素的影響。如此藉由虛擬電路108在完成上述某一操作程序時致能資料存取電路106同步地執行下一個操作程序，便可使讀取操作中的各個操作程序的執行時間點不受限於外部時脈信號CLK，而是依據執行各個操作程序實際上所需的時間來分配操作時程，因此可大幅減少記憶體操作的閒置時間，而有效地提高記憶體裝置的讀取效率。
舉例來說，圖2是習知的記憶體裝置的讀取操作的操作時程示意圖，圖3是本發明一實施例的記憶體裝置的讀取操作的操作時程示意圖，請參照圖2與圖3。在圖2與圖3中，記憶體裝置具有20個週期的虛擬時脈(如圖2所示，編號第3個~第22個週期的外部時脈信號CLK)可分配給選擇操作程序XY1、資料感測操作程序SEN1、錯誤校正操作程序ECC1、暫存已校正資料的操作程序DR1以及依據已校正資料輸出讀取資料SD1的輸入輸出操作程序IO1。其中在圖2中，每次鎖存資料的期間皆為虛擬時脈的半週期的整數倍(例如在第一次鎖存資料期間LA1相當於9.5個虛擬時脈的週期，而在第二次鎖存資料期間LA1相當於10.5個虛擬時脈的週期)，且各個操作程序的操作時間亦為虛擬時脈的半週期的整數倍(例如選擇操作程序XY1的期間相當於1個虛擬時脈的週期)。此外，由於無法得知各個操作程序的完成時間點，因此往往會分配較實際上所需更多的週期數給各個鎖存資料期間以及各個操作程序，而降低記憶體裝置的讀取效率。
而在本發明的圖3實施例中，由於記憶體裝置100的虛擬電路108可在完成選擇操作程序XY1時便致能資料存取電路106進行下一個操作程序(亦即資料感測操作程序SEN1)，因此不須如習知技術般需要分配1個虛擬時脈的週期給選擇操作程序XY1，虛擬電路108可在花費約0.6個虛擬時脈的週期完成選擇操作程序XY1時，便致能資料存取電路106執行資料感測操作程序SEN1。由於本實施例的選擇操作程序XY1、資料感測操作程序SEN1、錯誤校正操作程序ECC1以及暫存已校正資料的操作程序DR1等操作程序為由虛擬電路108啟動，而非依據外部時脈信號CLK的週期數來啟動，因此可在一操作程序完成時即馬上致能下一個操作程序，而不須受限於外部時脈信號CLK。此外，如圖3所示，虛擬電路108還可在完成資料感測操作程序SEN1時，便致能資料存取電路106依據下一個位址信號執行選擇操作程序XY1，而不須如習知技術般等待分配的虛擬時脈週期數使用完畢後，才能進行下一位址信號的選擇操作程序XY1。本實施例的記憶體裝置100可有效地減少閒置時間，提高記憶體裝置100的讀取效率。
另外，由於上述實施例的記憶體裝置100可有效地減少閒置時間，且不須受限於外部時脈信號CLK來進行讀取操作，因此亦十分適合應用在分配的虛擬時脈較少的情形。舉例來說，圖4是習知的記憶體裝置的讀取操作的操作時程示意圖。在圖4中，記憶體裝置僅具有4個週期的虛擬時脈(如圖4所示，編號第3個~第6個週期的外部時脈信號CLK)可分配給資料感測操作程序SEN1、錯誤校正操作程序ECC1、暫存已校正資料的操作程序DR1以及依據已校正資料輸出讀取資料SD1的輸入輸出操作程序IO1。由於可使用的虛擬時脈週期數少，因此各個操作程序的虛擬時脈分配將變得困難，且可能出現所分配的虛擬時脈週期遠大於實際上執行操作程序所需時間的情形，而造成時間的浪費，降低記憶體裝置的讀取效率。例如在圖4中，資料感測操作程序SEN1與錯誤校正操作程序ECC1分別使用1個虛擬時脈週期以及0.5個虛擬時脈週期，然實際上執行錯誤校正操作程序ECC1所需的時間遠小於執行資料感測操作程序SEN1所需的時間。而利用上述實施例記憶體裝置100可有效地解決此問題，因上述實施例的記憶體裝置100執行讀取操作中的各個操作程序的執行時間點並不受限於外部時脈信號CLK，而是依據執行各個操作程序實際上所需的時間來分配操作時程。由於記憶體裝置100執行讀取操作的方式已於上述實施例中說明，因此在此不再贅述。
值得注意的是上述實施例雖以使用虛擬時脈的期間為例進行記憶體裝置100的讀取操作說明，然上述實施例的讀取操作並不限定必須在使用虛擬時脈的期間使用。例如在圖3實施例中，在使用虛擬時脈的期間過後，於正式的資料讀取期間(如第三次鎖存資料期間LA3以及第四次鎖存資料期間LA4)亦可以相同方式進行讀取操作，其中在正式的資料讀取期間不同位址信號的選擇操作程序XY1由外部時脈信號CLK啟動，此外，在鎖存資料期間輸入輸出操作程序IO1(在本實施例中記憶體裝置100用以輸出8位元的資料)亦由外部時脈信號CLK啟動。
圖5是依照本發明一實施例的一種記憶體裝置的示意圖，請參照圖5。進一步來說，本實施例的記憶體裝置500的資料存取電路106可包括列解碼器502、行解碼器504、感測電路506、錯誤校正電路508、暫存器510以及輸入輸出電路512，而該虛擬電路108可包括虛擬行列解碼電路514、虛擬感測電路516以及虛擬錯誤校正電路518。其中列解碼器502耦接記憶體陣列104與位址產生器102，行解碼器504耦接記憶體陣列104、位址產生器102與感測電路506，錯誤校正電路508耦接感測電路506、虛擬感測電路516以及暫存器510，暫存器510耦接錯誤校正電路508、虛擬感測電路516以及輸入輸出電路512。
列解碼器502用以依據位址信號ADD1選擇驅動記憶體陣列104的字元線。行解碼器504用以依據位址信號ADD1選擇驅動記憶體陣列104的位元線。感測電路506用以感測對應位址信號ADD1的資料以產生感測資料。錯誤校正電路508用以對該感測資料進行錯誤校正而輸出已校正資料。暫存器510用以暫存已校正資料。輸入輸出電路512依據外部時脈信號CLK與已校正資料輸出讀取資料SD1。另外，虛擬行列解碼電路514用以依據位址信號ADD1執行列解碼器502與行解碼器504選擇驅動記憶體陣列104的字元線與位元線的選擇操作程序，並於完成選擇操作程序時，輸出致能信號EN1以致能感測電路506感測對應位址信號ADD1的資料，並致能虛擬感測電路516執行感測電路506感測對應位址信號ADD1的資料的資料感測操作程序，以使虛擬感測電路516與感測電路506同步地開始執行資料感測操作程序。另外，若記憶體裝置500須接著對下一位址進行讀取，虛擬行列解碼電路514亦可在此時同時輸出的輸出致能信號EN1致能位址產生器105產生下一個位址信號，以繼續依據下一個位址信號進行選擇操作程序XY1，而提高記憶體裝置500的讀取效率。虛擬感測電路516於完成資料感測操作程序時，輸出致能信號EN2，致能錯誤校正電路508對感測資料進行錯誤校正，並致能虛擬錯誤校正電路518執行錯誤校正電路508對感測資料進行錯誤校正的錯誤校正操作程序。其中虛擬感測電路516可例如被設計為同時感測儲存資料為“1”以及“0”的記憶胞，並於儲存資料為“1”以及“0”的記憶胞皆感測完畢後，再輸出致能信號EN2，如此可確保虛擬感測電路516完成資料感測操作程序時，感測電路506亦已完成資料感測操作程序。另外，虛擬錯誤校正電路508則可於完成錯誤校正操作程序時，輸出致能信號EN3致能暫存器510暫存已校正資料。
此外，上述的虛擬行列解碼電路514以及虛擬錯誤校正電路508可例如以邏輯電路來實施，且虛擬行列解碼電路514以及虛擬錯誤校正電路508可以最長邏輯路徑來分別估算選擇操作程序與錯誤校正操作程序完成的時間點，以確保輸出致能信號EN1與致能信號EN3時，列解碼器502、行解碼器504以及錯誤校正電路508皆已完成選擇操作程序與錯誤校正操作程序。值得注意的是，上述實施例為以虛擬電路108執行選擇操作程序、資料感測操作程序以及錯誤校正操作程序為例，來說明虛擬電路108估算致能資料存取電路106進行下一個操作程序的時間點的方式，在其它實施例中，隨著資料存取電路106的電路設計的不同，虛擬電路108亦可對應地增加或減少執行操作程序的電路，以依序致能資料存取電路106所執行的操作程序，而提高記憶體裝置的讀取效率。
圖6是依照本發明實施例的一種記憶體裝置的資料讀取方法的流程圖，請參照圖6。由上述實施例可知，記憶體裝置的資料讀取方法可至少包括下列步驟。首先，提供一虛擬電路，以依據位址信號開始執行操作程序，來分別估算資料存取電路完成操作程序的時間點(步驟S602)，然後，虛擬電路於完成操作程序時致能資料存取電路執行下一操作程序，以使資料存取電路依序地完成多個操作程序而輸出讀取資料(步驟S604)。其中虛擬電路與資料存取電路可具有相同的電路特性，例如可以相同的製程以及電路設計製作。舉例來說，可例如提供一虛擬行列解碼電路、一虛擬感測電路與一虛擬錯誤校正電路，虛擬行列解碼電路可依據位址信號執行列解碼器與行解碼器選擇驅動記憶體陣列的字元線與位元線的選擇操作程序，並於完成選擇操作程序時，致能感測電路感測對應位址信號的資料、致能虛擬感測電路執行感測電路感測對應位址信號的資料的資料感測操作程序，並致能位址產生器產生下一個位址信號。虛擬感測電路在完成資料感測操作程序時，虛擬感測電路可完成資料感測操作程序時，致能錯誤校正電路對感測資料進行錯誤校正、致能虛擬錯誤校正電路執行錯誤校正電路對感測資料進行錯誤校正的錯誤校正操作程序，並致能位址產生器產生下一個位址信號，以使虛擬行列解碼電路依據新的位址信號繼續執行選擇操作程序。虛擬錯誤校正電路於完成該錯誤校正操作程序時，致能暫存器暫存已校正資料。另外，可提供一輸入輸出電路，以依據外部時脈信號與已校正資料輸出讀取資料。
綜上所述，本發明的虛擬電路可依據位址信號與資料存取電路同步執行讀取操作，以分別估算資料存取電路完成各個操作程序的時間點，並於完成一操作程序時致能資料存取電路執行下一操作程序。如此可使讀取操作中的各個操作程序的執行時間點不受限於外部時脈信號，而是依據執行各個操作程序實際上所需的時間來分配操作時程，因此可大幅減少記憶體操作的閒置時間，而有效地提高記憶體裝置的讀取效率。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100、500‧‧‧記憶體裝置
102‧‧‧位址產生器
104‧‧‧記憶體陣列
106‧‧‧資料存取電路
108‧‧‧虛擬電路
ADD1‧‧‧位址信號
CLK‧‧‧外部時脈信號
SD1‧‧‧讀取資料
XY1‧‧‧選擇操作程序
SEN1‧‧‧資料感測操作程序
ECC1‧‧‧錯誤校正操作程序
DR1‧‧‧暫存已校正資料的操作程序
IO1‧‧‧輸入輸出操作程序
LA1~LA4‧‧‧鎖存資料期間
502‧‧‧列解碼器
504‧‧‧行解碼器
506‧‧‧感測電路
508‧‧‧錯誤校正電路
510‧‧‧暫存器
512‧‧‧輸入輸出電路
514‧‧‧虛擬行列解碼電路
516‧‧‧虛擬感測電路
518‧‧‧虛擬錯誤校正電路
EN1~EN3‧‧‧致能信號
516‧‧‧虛擬感測電路
S602-S604‧‧‧記憶體裝置的資料讀取方法步驟
圖1是依照本發明一實施例的一種記憶體裝置的示意圖。 圖2是習知的記憶體裝置的讀取操作的操作時程示意圖。 圖3是本發明一實施例的記憶體裝置的讀取操作的操作時程示意圖。 圖4是習知的記憶體裝置的讀取操作的操作時程示意圖。 圖5是依照本發明一實施例的一種記憶體裝置的示意圖。 圖6是依照本發明實施例的一種記憶體裝置的資料讀取方法的流程圖。

Claims (13)

  1. 一種記憶體裝置，包括：一記憶體陣列；一位址產生器，產生一位址信號；一資料存取電路，耦接該記憶體陣列與該位址產生器，依據一外部時脈信號以及該位址信號對該記憶體陣列進行讀取操作，以輸出一讀取資料，該讀取操作包括多個操作程序；以及一虛擬電路，耦接該資料存取電路與該位址產生器，依據該位址信號執行該些操作程序，以分別估算該資料存取電路完成各該操作程序的時間點，其中該虛擬電路於完成一操作程序時致能該資料存取電路執行下一操作程序，其中該資料存取電路包括：一列解碼器，耦接該記憶體陣列、該虛擬電路與該位址產生器，依據該位址信號選擇驅動該記憶體陣列的字元線；一行解碼器，耦接該記憶體陣列、該虛擬電路與該位址產生器，依據該位址信號選擇驅動該記憶體陣列的位元線；一感測電路，耦接該虛擬電路與該行解碼器，被該虛擬電路致能而感測對應該位址信號的資料，以產生一感測資料；一錯誤校正電路，耦接該虛擬電路與該感測電路，被該虛擬電路致能而對該感測資料進行錯誤校正，以輸出一已校正資料；以及一暫存器，耦接該虛擬電路與該錯誤校正電路，被該虛擬電路致能而暫存該已校正資料。
  2. 如申請專利範圍第1項所述的記憶體裝置，其中該虛擬電路包括：一虛擬行列解碼電路，耦接該感測電路與該位址產生器，依據該位址信號執行該列解碼器與該行解碼器選擇驅動該記憶體陣列的字元線與位元線的選擇操作程序；一虛擬感測電路，耦接該虛擬行列解碼電路、該錯誤校正電路電路與該位址產生器，該虛擬行列解碼電路於完成該選擇操作程序時，致能該感測電路感測對應該位址信號的資料，致能該虛擬感測電路執行該感測電路感測對應該位址信號的資料的資料感測操作程序；以及一虛擬錯誤校正電路，耦接該虛擬感測電路與該暫存器，該虛擬感測電路於完成該資料感測操作程序時，致能該錯誤校正電路對該感測資料進行錯誤校正，致能該虛擬錯誤校正電路執行該錯誤校正電路對該感測資料進行錯誤校正的錯誤校正操作程序，並致能該位址產生器產生下一個位址信號，該虛擬錯誤校正電路於完成該錯誤校正操作程序時，致能該暫存器暫存該已校正資料。
  3. 如申請專利範圍第2項所述的記憶體裝置，其中該虛擬行列解碼電路以及該虛擬錯誤校正電路為以邏輯電路實施，該虛擬行列解碼電路以及該虛擬錯誤校正電路以最長邏輯路徑來分別估算該選擇操作程序與該錯誤校正操作程序完成的時間點。
  4. 如申請專利範圍第1項所述的記憶體裝置，更包括：一輸入輸出電路，耦接該暫存器，依據該外部時脈信號與該已校正資料輸出該讀取資料。
  5. 如申請專利範圍第1項所述的記憶體裝置，其中該虛擬感測電路感測儲存不同資料的多個記憶胞，並於完成儲存不同資料的該些記憶胞的感測後，致能該虛擬錯誤校正電路。
  6. 如申請專利範圍第1項所述的記憶體裝置，其中該虛擬電路與該資料存取電路具有相同的電路特性。
  7. 如申請專利範圍第1項所述的記憶體裝置，其中該虛擬電路與該資料存取電路為以相同的製程以及電路設計製作。
  8. 一種記憶體裝置的資料讀取方法，該記憶體裝置包括一記憶體陣列、一位址產生器以及一資料存取電路，該位址產生器產生一位址信號，該資料存取電路依據一外部時脈信號以及該位址信號對該記憶體陣列進行讀取操作，以輸出一讀取資料，該讀取操作包括多個操作程序，該記憶體裝置的資料讀取方法包括：提供一虛擬電路，該虛擬電路依據該位址信號開始執行該些操作程序，以分別估算該資料存取電路完成各該操作程序的時間點；以及該虛擬電路於完成一操作程序時致能該資料存取電路執行下一操作程序，以使該資料存取電路依序地完成該些操作程序而輸出該讀取資料，其中該資料存取電路包括列解碼器、行解碼器、感測電路、錯誤校正電路以及暫存器，該記憶體裝置的資料讀取方法包括：提供一虛擬行列解碼電路，該虛擬行列解碼電路依據該位址信號執行該列解碼器與該行解碼器選擇驅動該記憶體陣列的字元線與位元線的選擇操作程序；提供一虛擬感測電路，於該虛擬行列解碼電路完成該選擇操作程序時，致能該感測電路感測對應該位址信號的資料，並致能該虛擬感測電路執行該感測電路感測對應該位址信號的資料的資料感測操作程序；以及提供一虛擬錯誤校正電路，該虛擬感測電路於完成該資料感測操作程序時，致能該錯誤校正電路對該感測資料進行錯誤校正，致能該虛擬錯誤校正電路執行該錯誤校正電路對該感測資料進行錯誤校正的錯誤校正操作程序，並致能該位址產生器產生下一個位址信號，該虛擬錯誤校正電路於完成該錯誤校正操作程序時，致能該暫存器暫存該已校正資料。
  9. 如申請專利範圍第8項所述的記憶體裝置的資料讀取方法，其中該虛擬行列解碼電路以及該虛擬錯誤校正電路為以邏輯電路實施，該虛擬行列解碼電路以及該虛擬錯誤校正電路以最長邏輯路徑來分別估算該選擇操作程序與該錯誤校正操作程序完成的時間點。
  10. 如申請專利範圍第8項所述的記憶體裝置的資料讀取方法，更包括：提供一輸入輸出電路，該輸入輸出電路依據該外部時脈信號與該已校正資料輸出該讀取資料。
  11. 如申請專利範圍第8項所述的記憶體裝置的資料讀取方法，其中該虛擬感測電路感測儲存不同資料的多個記憶胞，並於完成儲存不同資料的該些記憶胞的感測後，致能該虛擬錯誤校正電路。
  12. 如申請專利範圍第8項所述的記憶體裝置的資料讀取方法，其中該虛擬電路與該資料存取電路具有相同的電路特性。
  13. 如申請專利範圍第8項所述的記憶體裝置的資料讀取方法，其中該虛擬電路與該資料存取電路為以相同的製程以及電路設計製作。
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