TW201843683A - 半導體記憶裝置及資料設定方法 - Google Patents

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Abstract

本發明提供能夠正確設定輸入資料的半導體記憶裝置，包括：輸入電路，將輸入資料輸出到資料匯流排上；邏輯電路，回應於與外部時脈信號同步的寫入時脈信號，將資料匯流排上的輸入資料輸出到由行位址所選擇的數位線；頁緩衝器，回應於延遲寫入時脈信號的內部時脈信號，將數位線的資料保持於由行位址所選擇的行的保持電路；以及位址計數器，回應於寫入時脈信號來產生行位址。其中回應於寫入時脈信號，將行位址供給至邏輯電路，回應延遲的內部時脈信號，將行位址供給至頁緩衝器。

Description

半導體記憶裝置及資料設定方法
本發明係有關於NAND型快閃記憶體等的半導體記憶裝置，且特別有關於與外部時脈同步輸入的資料的設定方法。
NAND型的快閃記憶體中，以頁為單位讀出資料，進行程式化，這些頁資料儲存於頁緩衝器。專利文獻1所示的快閃記憶體具備將儲存於頁緩衝器的資料以第1位元寬傳送的第1模式以及以第2位元寬傳送的第2模式，對應複數的動作模式。
先行技術文獻
專利文獻1：日本特開2012-253591號公報
第1圖係顯示NAND型快閃記憶體的一部分的構成例。頁緩衝器10保持從記憶體陣列(圖式省略)讀出的頁資料，又保持要程式化到記憶體陣列的頁資料。行選擇電路30透過雙向的數位線DL/DLb20連接到頁緩衝器10，在讀出動作時，根據行位址而從頁緩衝器10中將選擇的資料輸出到資料匯流排40，在程式化動作時，根據行位址將要程式化的資料設定到頁緩衝器10選擇的行。行位址是藉由外部端子輸入，或者是行選 擇電路30內藏的位址計數器而產生。輸出入電路50連接到m位元的外部輸出入端子60(m是1以上的整數)，在讀出動作時，將資料匯流排40的資料從外部輸出入端子60輸出，在程式化動作時，將來自外部輸出入端子60的輸入資料輸出到資料匯流排40。假設資料匯流排40的位元寬比m大的情況下，輸出入電路50會從資料匯流排40做複數次取出讀出資料的動作，或者是對資料匯流排40做複數次載入輸入資料的動作。
NAND型快閃記憶體有一種ONFi類型，其利用外部控制信號(位址拴鎖致能信號、指令拴鎖致能信號)進行位址或指令的輸入，也有一種序列周邊介面(Serial Peripheral Interface，SPI)類型，並不利用這種外部控制信號，而同步來自外部的序列時脈信號，輸入資料、位址、指令。後者的SPI類型端子數少，能夠小型化、低成本化。
第2圖係顯示第1圖的行選擇電路的細節的方塊圖。在此，搭載SPI機能的快閃記憶體中，說明程式化動作時將輸入頁緩衝器10的輸入資料(要程式化資料)時序地設定時的動作。
時序控制電路80輸入寫入觸發信號W_TRG，回應寫入觸發信號W_TRG信號而將寫入時脈信號W_CLK輸出到邏輯電路86。延遲電路82接收時序控制電路80輸出的寫入時脈信號W_CLK，產生延遲預先設定的時間Td的內部時脈信號I_CLK。行解碼器(YDEC)88回應內部時脈信號I_CLK，輸入位址計數器84所產生的行位址CA，將行位址CA解碼而得的行選擇信號YS輸出到頁緩衝器10。位址計數器84回應於內部時脈 信號I_CLK的例如下降邊緣，而加算行位址CA。將更新後的行位址CA輸出到行解碼器88及邏輯電路86。邏輯電路86根據位址計數器84產生的行位址CA來選擇數位線DL/DLb20，回應於寫入時脈信號W_CLK將資料匯流排40的資料寫入選擇的數位線DL/DLb20。
接著，說明第3圖的時序圖的動作。寫入觸發信號W_TRG是與從外部供給的時脈信號CLK同步的信號，時序控制電路80在時間點t1接收到寫入觸發信號W_TRG時，在幾乎相同時刻，將寫入時脈信號W_CLK輸出到邏輯電路86。邏輯電路86根據位址計數器86產生的行位址CA來選擇數位線DL/DLb20，回應於寫入時脈信號W_CLK的例如上升邊緣，將資料匯流排40的資料輸出到選擇的數位線DL/DLb20。邏輯電路86在這裡雖未圖式，但包括寫入放大器，寫入放大器將差動資料輸出到數位線DL/DLb20上。
複數的數位線DL/DLb20各自透過複數的行選擇電晶體連接到頁緩衝器10所對應的複數的行的拴鎖電路。例如，頁緩衝器是2K位元組時，數位線DL/DLb20是16條的話，一對的數位線DL/DLb20會連接到128個行的拴鎖電路，數位線DL/DLb20是32條的話，一對的數位線DL/DLb20會連接到64個行的拴鎖電路。複數的行選擇電晶體會被行選擇信號YS選擇地開閉驅動，當行選擇電晶體導通，頁緩衝器10的對應拴鎖電路與數位線DL/DLb20電性連接。數位線DL/DLb20的物理配線如上所述地連接到多數的拴鎖電路，因此數位線DL/DLb20的配線電容及配線阻抗相對較大，這樣一來藉由寫入放大使數位線 DL/DLb20的電位差到達足夠大小為止的驅動會需要一定的時間。
延遲電路82會設定比寫入放大驅動數位線DL/DLb20所需要的時間更長的延遲時間Td。藉此，在時間點t2，產生比寫入時脈信號W_CLK延遲時間Td的行選擇信號YS，在數位線DL/DLb20的電位差到達足夠大小的時間點t2，行選擇電晶體被導通，差動資料被設定到頁緩衝器10的對應行的拴鎖電路。
接著，在時間點t3，位址計數器84會在內部時脈信號I_CLK的下降邊緣，自動地加算，更新行位址。時刻t3表示數位線DL/DLb20的資料被寫入頁緩衝器10的拴鎖電路的時間點。被位址計數器84更新的行位址會被輸出到邏輯電路86及行解碼器88，接著的輸入資料會背設定到頁緩衝器10，最終1頁分量的要程式化的資料被設定到頁緩衝器10，進行對選擇頁的程式化。
NAND的快閃記憶體中，提昇來自外部的時脈信號CLK的動作頻率的話，有可能會在行位址加算前產生下一個寫入時脈信號，使錯誤的資料被設定到對應到更新前的行位址的拴鎖電路。
第4圖係說明外部時脈信號CLK的動作頻率為高速時的問題。在時間點t1，回應於寫入時脈信號W_CLK寫入時脈信號的上升邊緣，邏輯電路86按照行位址開始對被選擇的數位線DL/DLb20寫入差動資料。對數位線DL/DLb20寫入需要如上所述的一定的寫入時間Tw，比這個寫入時間Tw大的延遲時 間Td後，內部時脈信號I_CLK供給到位址計數器86及行解碼器88。在時間點t2，回應於行選擇信號YS的例如上升邊緣，行選擇電晶體導通，數位線DL/DLb20的資料被設定到頁緩衝器10的對應行的拴鎖電路。在時間點t3，回應於行選擇信號YS/內部時脈信號I_CLK的下降邊緣，位址計數器84進行加算。然而，當時脈信號CLK的動作頻率變高速的話，與時脈信號CLK同步的寫入觸發信號W_TRG的頻率也會變快，在略相同的時間點下產生寫入時脈信號W_CLK。這樣一來，如第4圖所示，在下次行位址CA更新前，下一個寫入時脈信號W_CLK在時間點t3’產生，而違反了時序。結果，邏輯電路86按照更新前的行位址選擇數位線DL/DLb20，頁緩衝器10按照更新後的行位址選擇行選擇電晶體，兩者不一致，而變得無法正確地將輸入資料設定到分頁緩衝器10。
另一方面，雖然也有考慮過縮短對數位線DL/DLb20的寫入時間Tw，但這個寫入時間Tw主要受到數位線DL/DLb20的RC常數影響較大，要縮短的話會無法避免電路規模與面積的增加。
本發明為了解決上述習知的問題，而以提供一種能夠正確設定輸入資料的半導體記憶裝置及輸入資料的設定方法為目的。
本發明的半導體記憶裝置，包括：輸入電路，接收輸入資料，將該輸入資料輸出到複數位元寬的資料匯流排上；複數的數位線；邏輯電路，回應於第一內部時脈信號，將 該內部資料匯流排上的輸入資料輸出到由行位址所選擇的數位線；資料保持構件，回應於延遲該第一內部時脈信號的第二內部時脈信號，將該數位線的資料保持於由行位址所選擇的行的保持電路；記憶胞陣列，可程式化保持於該資料保持構件的輸入資料；以及位址產生構件，回應於該第一內部時脈信號來產生行位址，其中回應該第一內部時脈信號，將行位址供給至該邏輯電路，回應該第二內部時脈信號，將行位址供給至該資料保持構件。
本發明的資料設定方法，將外部端子輸入的輸入資料設定到半導體記憶裝置內，包括：將輸入資料載入複數位元寬的資料匯流排的步驟；回應於第一內部時脈信號，將該內部資料匯流排上的輸入資料輸出到行位址所選擇的數位線的步驟；以及回應於延遲該第一內部時脈信號的第二內部時脈信號，將該數位線的資料保持於行位址所選擇的行的保持電路的步驟，其中該輸出步驟是使用回應於該第一內部時脈信號而被供給的行位址，該保持步驟是使用回應於該第二內部時脈信號而被供給的行位址。
根據本發明，對邏輯電路就因應第一內部時脈信號供給行位址，對資料保持構件就供給延遲第一內部時脈信號的第二內部時脈信號，因此即使外部時脈信號的動作頻率高速化，也能夠不違反時序，將輸入資料設定到資料保持構件。
10‧‧‧頁緩衝器
20‧‧‧數位線
30‧‧‧行選擇電路
40‧‧‧資料匯流排
50‧‧‧輸出入電路
60‧‧‧輸出入端子
80‧‧‧時序控制電路
82‧‧‧延遲電路
84‧‧‧位址計數器
86‧‧‧邏輯電路
88‧‧‧行解碼器
100‧‧‧觸發器
CA‧‧‧行位址
CA_LOGIC‧‧‧行位址邏輯部
CA_PB‧‧‧行位址PB部
I_CLK‧‧‧內部時脈信號
W_CLK‧‧‧寫入時脈信號
W_TRG‧‧‧寫入觸發信號
YS‧‧‧行選擇信號
第1圖係說明傳統的快閃記憶體的讀出資料的讀出方法及 要寫程式化的資料的輸入方法。
第2圖係說明第1圖的行選擇電路的細節。
第3圖係對習知的快閃記憶體中的頁緩衝器做資料的序列寫入動作時的時序圖。
第4圖係說明對習知的快閃記憶體中的頁緩衝器做資料的序列寫入動作時的問題的時序圖。
第5圖係顯示本發明的實施例的快閃記憶體的主要部位構造。
第6圖係對本發明實施例的頁緩衝器做資料的序列寫入動作時的時序圖。
以下，參照圖式來詳細說明本發明的實施型態。本發明的半導體記憶裝置能夠回應外部時脈信號來輸入資料，在一個較佳的態樣中，是具備序列介面的NAND型快閃記憶體。序列介面例如輸入序列時脈SCLK用的端子、輸出入資料、指令、位址等的端子、進行晶片選擇的端子等。在其他較佳的態樣中，是ONFi式的NAND型快閃記憶體。
第5圖係顯示本發明的實施例的快閃記憶體的主要部位構造。圖中與第2圖的構造相同的元件會標示相同的參考符號。本實施例的快閃記憶體中，位址計數器84會回應於寫入時脈信號W_CLK而自動加算，輸出被這個加算更新後的行位址。此時，位址計數器84也可以回應於寫入時脈信號W_CLK的上升邊緣或下降邊緣任一者。位址計數器84所產生的行位址CA會被供給到邏輯電路86及觸發器100。
觸發器100會回應延遲了寫入時脈信號W_CLK的內部時脈信號I_CLK，保持從位址計數器84輸出的行位址CA，將保持行位址CA提供給行解碼器88。此時，觸發器100也可回應內部時脈信號I_CLK的上升邊緣或下降邊緣的任一者。行解碼器88會解碼觸發器100所保持的行位址，將行選擇信號YS輸出到頁緩衝器10。頁緩衝器10透過被行選擇信號YS導通的行選擇電晶體，將被選擇的行的拴鎖電路電性連接到數位線DL/DLb20。
輸出入電路50因應從外部供給的時脈信號，將供給外部端子輸入資料做序列/平行轉換，將轉換的輸入資料輸出到複數位元寬的資料匯流排40上。邏輯電路86回應寫入時脈信號W_CLK，按照位址計數器84所產生的行位址CA來選擇數位線DL/DLb20，將資料匯流排40的資料輸出到被選擇的數位線DL/DLb20上。較佳的態樣下，邏輯電路86包括用來驅動複數位元寬的數位線DL/DLb20的寫入放大器，邏輯電路86依照行位址CA來選擇寫入放大器，將差動資料寫入連接到被選擇的寫入放大器的數位線DL/DLb20。為了將差動資料寫入數位線DL/DLb20會需要一定的時間，因此寫入放大器寫入時脈信號W_CLK的上升邊緣來驅動數位線DL/DLb20為佳。然而，也可以回應寫入時脈信號W_CLK的下降邊緣來驅動數位線DL/DLb20。
接著，參照第6圖的時序圖，說明回應外部時脈信號依序將輸入資料設定到頁緩衝器10的方法。快閃記憶體的外部端子會被供給序列時脈信號CLK，時序控制電路80在時間點 t1輸入與時脈信號CLK同步的寫入觸發信號W_TRG，並在幾乎相同的時刻輸出寫入時脈信號W_CLK。寫入時脈信號W_CLK供給到位址計數器84、邏輯電路86及延遲電路82。
邏輯電路86回應於寫入時脈信號W_CLK的上升邊緣，將差動資料寫入數位線DL/DLb20。此時，位址計數器84的行位址CA_0會透過行位址邏輯部CA_LOGIC輸入到邏輯電路86，邏輯電路86會按照行位址CA_0從複數的數位線DL/DLb20中選擇出數位線DL/DLb20。
接著，在時間點t2，位址計數器84會回應寫入時脈信號W_CLK的下降邊緣來加算位址，將更新的行位址CA_1輸出。然而，位址計數器84的加算不一定要在時間點t2，也可以在時間點t1進行。
邏輯電路86所進行的對數位線DL/DLb20寫入的時間Tw經過後的時間點t3，從延遲電路82輸出內部時脈信號I_CLK。另外，因為行解碼器88的延遲時間非常小，內部時脈I_CLK與行選擇信號YS以相同時刻表示。觸發器100會回應內部時脈信號I_CLK將保持的行位址CA_0透過行位址PB部CA_PB輸出到行解碼器88。在此，必須留意觸發器100會在下一個內部時脈信號I_CLK時保持行位址CA_1。頁緩衝器10回應例如行選擇信號YS的例如上升邊緣，將數位線DL/DLb20的資料設定到被選擇的行的拴鎖電路。
在時間點t4，下一個寫入時脈信號W_CLK產生，但與其同步的位址計數器84做加算，更新後的行位址CA_2透過行位址邏輯部CA_LOGIC輸入到邏輯電路86，邏輯電路86依 照行位址CA_2選擇對應的數位線DL/DLb20。此時，觸發器100保持著更新前的行位址CA_1，所以與被邏輯電路86選擇的數位線DL/DLb20的行位址一致。
像這樣根據本實施例，使邏輯電路86用的行位址邏輯部CA_LOGIC與頁緩衝器10用的行位址PB部CA_PB分離，因此外部時脈信號的的動作頻率即時變高速，也能夠使邏輯電路86的行位址與頁緩衝器10的行位址一致，能夠解決習知的行位址的時序違反。
根據上述實施例，顯示了與動作頻率快的外部時脈信號同步來輸入資料的例子，但並不限定於此。本發明能夠適用於像ONFi的NAND型快閃記憶體。在這個情況下，時脈信號CLK不是外部供給的信號而是內部時脈信號，與內部時脈信號同步來將資料設定到頁緩衝器等時，也能夠適用本發明。
上述實施例中，邏輯電路86是藉由寫入放大器(寫入驅動器)來進行數位線20的驅動，但也可以藉由除此以外的驅動電路來驅動數位線20。
以上雖然詳述了本發明較佳的實施型態，但本發明並沒有限定於特定的實施型態，在申請專利範圍所記載的發明要旨的範圍內，能夠做各種變形與變更。

Claims (10)

  1. 一種半導體記憶裝置，包括：輸入電路，接收輸入資料，將該輸入資料輸出到複數位元寬的資料匯流排上；複數的數位線；邏輯電路，回應於第一內部時脈信號，將該內部資料匯流排上的輸入資料輸出到由行位址所選擇的數位線；資料保持構件，回應於延遲該第一內部時脈信號的第二內部時脈信號，將該數位線的資料保持於由行位址所選擇的行的保持電路；記憶胞陣列，可程式化保持於該資料保持構件的輸入資料；以及位址產生構件，回應於該第一內部時脈信號來產生行位址，其中回應該第一內部時脈信號，將行位址供給至該邏輯電路，回應該第二內部時脈信號，將行位址供給至該資料保持構件。
  2. 如申請專利範圍第1項所述之半導體記憶裝置，更包括：延遲電路，延遲該第一內部時脈信號，輸出該第二內部時脈信號，其中該延遲電路的延遲時間會比該邏輯電路輸出資料至數位線所需的時間更長。
  3. 如申請專利範圍第1項所述之半導體記憶裝置，其中該資料保持構件更包括： 解碼構件，解碼行位址來產生行選擇信號，其中藉由該行選擇信號來驅動行選擇電晶體，使數位線電性連接該資料保持構件。
  4. 如申請專利範圍第3項所述之半導體記憶裝置，其中該解碼構件包括：觸發器，回應於該第2時脈信號，保持該位址產生構件所產生的行位址。
  5. 如申請專利範圍第1至4項任一項所述之半導體記憶裝置，其中該邏輯電路包括：寫入放大器，用以輸出差動資料至數位線。
  6. 如申請專利範圍第1至4項任一項所述之半導體記憶裝置，其中該半導體記憶裝置是搭載了序列介面機能的NAND型快閃記憶體，第一內部時脈信號係回應於外部時脈信號而產生。
  7. 一種資料設定方法，將外部端子輸入的輸入資料設定到半導體記憶裝置內，包括：將輸入資料載入複數位元寬的資料匯流排的步驟；回應於第一內部時脈信號，將該內部資料匯流排上的輸入資料輸出到行位址所選擇的數位線的步驟；以及回應於延遲該第一內部時脈信號的第二內部時脈信號，將該數位線的資料保持於行位址所選擇的行的保持電路的步驟，其中該輸出步驟是使用回應於該第一內部時脈信號而被供給的行位址，該保持步驟是使用回應於該第二內部時脈信 號而被供給的行位址。
  8. 如申請專利範圍第7項所述之資料設定方法，其中該第2時脈信號的延遲時間會比該輸出步驟輸出資料至數位線所需的時間更長。
  9. 如申請專利範圍第7項所述之資料設定方法，其中該載入步驟會回應於外部時脈信號而載入輸入資料，該第一內部時脈信號會回應外部時脈信號而產生。
  10. 如申請專利範圍第7至9項任一項所述之資料設定方法，更包括：將設定的輸入資料程式化到記憶陣列胞陣列的選擇頁的步驟。
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