KR102114539B1

KR102114539B1 - 반도체 기억장치 및 데이터 세팅 방법

Info

Publication number: KR102114539B1
Application number: KR1020180013111A
Authority: KR
Inventors: 히데미츠 코지마
Original assignee: 윈본드 일렉트로닉스 코포레이션
Priority date: 2017-02-06
Filing date: 2018-02-01
Publication date: 2020-05-25
Also published as: US10347348B2; KR20180091731A; TW201843683A; JP2018129104A; CN108399934B; US20180226130A1; CN108399934A; JP6290468B1; TWI660355B

Abstract

[과제] 입력 데이터를 정확하게 세팅할 수 있는 반도체 기억장치를 제공한다.
[해결 수단] 입력 데이터를 데이터 버스(40) 상에 출력하는 입출력 회로(50)와, 외부 클록 신호(CLK)에 동기한 기입 클록 신호(W_CLK)에 응답해서, 데이터 버스(40) 상의 입력 데이터를 열 어드레스(CA)에 의해 선택된 디지트 라인 DL/DLb(20)에 출력하는 로직회로(86)와, 기입 클록 신호(W_CLK)를 지연시킨 내부 클록 신호에 응답해서, 열 어드레스(CA)에 의해 선택된 열의 유지 회로에 디지트 라인 DL/DLb(20)의 데이터를 유지하는 페이지 버퍼(10)와, 기입 클록 신호(W_CLK)에 응답해서 열 어드레스를 생성하는 어드레스 카운터(84)를 구비한다. 로직회로(86)에는 기입 클록 신호(W_CLK)에 응답해서 열 어드레스가 공급되고, 페이지 버퍼(10)에는 지연된 내부 클록 신호에 응답해서 열 어드레스가 공급된다.

Description

반도체 기억장치 및 데이터 세팅 방법{SEMICONDUCTOR MEMORY DEVICE AND DATA SETTING METHOD}

본 발명은, NAND형 플래시 메모리 등의 반도체 기억장치에 관한 것으로, 특히, 외부 클록에 동기해서 입력한 데이터의 세팅 방법에 관한 것이다.

NAND형의 플래시 메모리에서는, 페이지 단위로 데이터의 독출, 프로그램을 행하고 있고, 이들 페이지 데이터는, 페이지 버퍼에 격납된다. 특허문헌 1에 개시되는 플래시 메모리는, 페이지 버퍼에 격납된 데이터를 제1 비트폭으로 전송하는 제1 모드와 제2 비트폭으로 전송하는 제2 모드를 구비하고, 복수의 동작 모드에 대응하고 있다.

JP

2012-253591

A

도 1은 NAND형 플래시 메모리의 일부의 구성예를 나타낸 도면이다. 페이지 버퍼(10)는, 메모리 셀 어레이(도시 생략)로부터 독출된 페이지 데이터를 유지하거나, 또는 메모리 셀 어레이에 프로그램해야 할 페이지 데이터를 유지한다. 열 선택회로(30)는, 쌍방향의 디지트 라인 DL/DLb(20)를 개재해서 페이지 버퍼(10)에 접속되고, 독출 동작 시, 열 어드레스에 의거해서 페이지 버퍼(10) 중에서 선택된 데이터를 데이터 버스(40)에 출력하고, 프로그램 동작 시, 열 어드레스에 의거해서 페이지 버퍼(10)의 선택된 열에 프로그램해야 할 데이터를 세팅한다. 열 어드레스는, 외부단자로부터 입력되거나, 혹은 열 선택회로(30)가 내장하는 어드레스 카운터에 의해 생성된다. 입출력 회로(50)는, m비트의 외부 입출력 단자(60)에 접속되고(m은 1 이상의 정수임), 독출 동작 시, 데이터 버스(40)의 데이터를 외부 입출력 단자(60)로부터 출력시키고, 프로그램 동작 시, 외부 입출력 단자(60)로부터의 입력 데이터를 데이터 버스(40)에 출력한다. 만일, 데이터 버스(40)의 비트폭이 m보다 클 경우에는, 입출력 회로(50)는, 데이터 버스(40)로부터 복수회, 독출 데이터를 받아들이거나, 혹은, 데이터 버스(40)에 복수회, 입력 데이터를 받아들이는 동작을 행한다.

NAND형 플래시 메모리에는, 외부 제어 신호(어드레스 래치 인에이블 신호, 커맨드 래치 인에이블 신호)를 이용해서 어드레스나 커맨드의 입력을 행하는 ONFi 타입이나, 이러한 외부 제어 신호를 이용하지 않고, 외부로부터의 시리얼 클록 신호에 동기해서 데이터, 어드레스, 커맨드를 입력하는 직렬병렬 인터페이스(SPI) 타입이 있다. 후자의 SPI 타입은, 단자수가 적어, 소형화, 저비용화가 가능하다.

도 2는 도 1의 열 선택회로의 상세를 나타낸 블록도이다. 여기에서는, SPI기능을 탑재하는 플래시 메모리에 있어서, 프로그램 동작 시에 페이지 버퍼(10)에 입력 데이터(프로그램해야 할 데이터)를 순차적으로 세팅할 때의 동작을 설명한다.

타이밍 제어회로(80)는, 기입 트리거 신호(W_TRG)를 입력하고, 기입 트리거 신호(W_TRG)에 응답해서 기입 클록 신호(W_CLK)를 로직회로(86)에 출력한다. 지연회로(82)는, 타이밍 제어회로(80)로부터 출력된 기입 클록 신호(W_CLK)를 수취하고, 이것을 미리 설정된 시간(Td)만큼 지연시킨 내부 클록 신호(I_CLK)를 생성한다. 열 디코더(YDEC)(88)는, 내부 클록 신호(I_CLK)에 응답해서, 어드레스 카운터(84)에 의해 생성되는 열 어드레스(CA)를 입력하고, 열 어드레스(CA)를 디코딩한 열선택 신호(YS)를 페이지 버퍼(10)에 출력한다. 어드레스 카운터(84)는, 내부 클록 신호(I_CLK)의, 예를 들면, 하강 에지에 응답해서 열 어드레스(CA)를 증분시키고, 갱신된 열 어드레스(CA)를 열 디코더(88) 및 로직회로(86)에 출력한다. 로직회로(86)는, 어드레스 카운터(84)에 의해 생성된 열 어드레스(CA)를 따라 디지트 라인 DL/DLb(20)를 선택하고, 기입 클록 신호(_WCLK)에 응답해서 선택한 디지트 라인 DL/DLb(20)에 데이터 버스(40)의 데이터를 기입한다.

다음에, 도 3의 타이밍 차트를 동작을 설명한다. 기입 트리거 신호(W_TRG)는, 외부로부터 공급되는 클록 신호(CLK)에 동기하는 신호이며, 타이밍 제어회로(80)는, 시각(t1)에서, 기입 트리거 신호(W_TRG)를 수취하면, 그것과 거의 동시각에, 기입 클록(W_CLK)을 로직회로(86)에 출력한다. 로직회로(86)는, 어드레스 카운트(86)에 의해 생성된 열 어드레스(CA)에 의거해서 디지트 라인 DL/DLb(20)를 선택하고, 기입 클록 신호(W_CLK)의, 예를 들면 상승 에지에 응답해서 데이터 버스(40)의 데이터를 선택한 디지트 라인 DL/DLb(20)에 출력한다. 로직회로(86)는, 여기에는 도시하지 않지만, 라이트 앰프를 포함하고, 라이트 앰프는, 디지트 라인 DL/DLb(20) 상에 차동 데이터를 출력한다.

복수의 디지트 라인 DL/DLb(20)의 각각은, 복수의 열선택 트랜지스터를 개재해서 페이지 버퍼(10)의 대응하는 복수의 열의 래치 회로에 접속된다. 예를 들면, 페이지 버퍼가 2K 바이트일 때, 디지트 라인 DL/DLb(20)가 16개이면, 1쌍의 디지트 라인 DL/DLb는 128개의 열의 래치 회로에 접속되고, 디지트 라인 DL/DLb가 32개이면, 1쌍의 디지트 라인 DL/DLb는, 64개의 열의 래치 회로에 접속된다. 복수의 열선택 트랜지스터는, 열선택 신호(YS)에 의해 선택적으로 온/오프 구동되고, 열선택 트랜지스터가 온 상태로 됨으로써, 페이지 버퍼(10)의 해당하는 래치 회로와 디지트 라인 DL/DLb(20)가 전기적으로 접속된다. 디지트 라인 DL/DLb(20)의 물리적인 배선은, 전술한 바와 같이 다수의 래치 회로와 접속하기 때문에, 디지트 라인 DL/DLb(20)의 배선 용량 및 배선 저항은 비교적 크고, 이 때문에, 라이트 앰프에 의해 디지트 라인 DL/DLb의 전위차가 충분하게 될 때까지 구동하기 위해서는, 일정한 시간이 필요로 된다.

지연회로(82)는, 라이트 앰프가 디지트 라인 DL/DLb(20)를 구동하는데 필요한 시간보다도 큰 지연 시간(Td)을 설정한다. 이것에 의해, 시각(t2)에서, 기입 클록 신호(W_CLK)보다 시간(Td)만큼 지연된 열선택 신호(YS)가 생성되고, 디지트 라인 DL/DLb의 전위차가 충분해진 시각(t2)에서, 열선택 트랜지스터가 온 상태로 되고, 페이지 버퍼(10)의 해당하는 열의 래치 회로에 차동 데이터가 세팅된다.

다음에, 시각(t3)에서, 어드레스 카운터(84)는, 내부 클록 신호(I_CLK)의 하강 에지에서, 자동적으로 증분되어, 열 어드레스를 갱신한다. 시각(t3)은, 디지트 라인 DL/DLb(20)의 데이터가 페이지 버퍼(10)의 래치 회로에 기입된 타이밍을 의미한다. 어드레스 카운터(84)에 의해 갱신된 열 어드레스는, 로직회로(86) 및 열 디코더(88)에 출력되고, 다음의 입력 데이터가 페이지 버퍼(10)에 세팅되고, 최종적으로 페이지 버퍼(10)에는 1페이지분의 프로그램해야 할 데이터가 세팅되어, 선택 페이지에의 프로그램이 행해진다.

NAND플래시 메모리에 있어서, 외부에서의 클록 신호(CLK)의 동작 주파수를 올려 가면, 열 어드레스가 증분되기 전에 다음 기입 클록 신호가 발생하고, 갱신 전의 열 어드레스에 대응하는 래치 회로에 틀린 데이터가 세팅되어버릴 우려가 있다.

도 4는 외부 클록 신호(CLK)의 동작 주파수가 고속으로 되었을 경우의 과제를 설명하는 도면이다. 시각(t1)에서, 기입 클록 신호(W_CLK)의 상승 에지에 응답해서, 로직회로(86)는, 열 어드레스를 따라 선택된 디지트 라인 DL/DLb(20)에의 차동 데이터의 기입을 시작한다. 디지트 라인 DL/DLb(20)에의 기입에는, 전술한 바와 같이 일정한 기입 시간(Tw)이 필요하고, 이 기입 시간(Tw)보다도 큰 지연 시간(Td) 후에 내부 클록 신호(I_CLK)가 어드레스 카운터(86) 및 열 디코더(88)에 공급된다. 시각(t2)에서, 열선택 신호(YS)의 예를 들면 상승 에지에 응답해서 열선택 트랜지스터가 온 상태로 되고, 디지트 라인 DL/DLb(20)의 데이터가 페이지 버퍼(10)의 해당하는 열의 래치 회로에 세팅된다. 시각(t3)에서, 열선택 신호(YS)/내부 클록 신호(I_CLK)의 하강 에지에 응답해서 어드레스 카운터(84)가 증분된다. 그렇지만, 클록 신호(CLK)의 동작 주파수가 고속으로 되면, 클록 신호(CLK)에 동기하는 기입 트리거 신호(W_TRG)의 주파수도 빠르게 되고, 그것과 거의 동시각에 기입되어 클록 신호(W_CLK)가 발생한다. 그렇게 하면, 도 4에 나타낸 바와 같이, 다음의 열 어드레스(CA)가 갱신되기 전에, 다음의 기입 클록 신호(W_CLK)가 시각(t3')에서 발생되어 버려, 타이밍 위반이 생겨버린다. 그 결과, 로직회로(86)는 갱신 전의 열 어드레스를 따라 디지트 라인 DL/DLb를 선택하고, 페이지 버퍼(10)는, 갱신된 열 어드레스를 따라 열선택 트랜지스터를 선택하여, 양자가 일치하지 않고, 입력 데이터를 정확하게 페이지 버퍼(10)에 세팅할 수 없게 된다.

다른 한편, 디지트 라인 DL/DLb(20)에의 기입 시간(Tw)을 단축시키는 것도 고려되지만, 이 기입 시간(Tw)은, 디지트 라인 DL/DLb의 RC 시정수에 의한 바가 크고, 단축시키기 위해서는 회로 규모나 면적의 증가는 피할 수 없다.

본 발명은, 이러한 종래의 과제를 해결하는 것이며, 입력 데이터를 정확하게 세팅할 수 있는 반도체 기억장치 및 입력 데이터의 세팅 방법을 제공하는 것을 목적으로 한다.

본 발명에 따른 반도체 기억장치는, 입력 데이터를 수취하고, 해당 입력 데이터를 복수 비트폭의 데이터 버스 상에 출력하는 입력 회로와, 복수의 디지트 라인과, 제1 내부 클록 신호에 응답해서, 상기 내부 데이터 버스 상의 입력 데이터를 열 어드레스에 의해 선택된 디지트 라인에 출력하는 로직회로와, 상기 제1 내부 클록 신호를 지연시킨 제2 내부 클록 신호에 응답해서, 열 어드레스에 의해 선택된 열의 유지 회로에 상기 디지트 라인의 데이터를 유지하는 데이터 유지 수단과, 상기 데이터 유지 수단에 유지된 입력 데이터를 프로그램 가능한 메모리 셀 어레이와, 상기 제1 내부 클록 신호에 응답해서 열 어드레스를 생성하는 어드레스 생성 수단을 구비하고, 상기 로직회로에는, 상기 제1 내부 클록 신호에 응답해서 열 어드레스가 공급되고, 상기 데이터 유지 수단에는, 상기 제2 내부 클록 신호에 응답해서 열 어드레스가 공급된다.

바람직하게는 반도체 기억장치는, 또한 제1 내부 클록 신호를 지연시켜, 제2 내부회로를 출력하는 지연회로를 포함하고, 상기 지연회로에 의한 지연 시간은, 상기 로직회로가 데이터를 디지트 라인에 출력하는데 요하는 시간보다도 크다. 바람직하게는 상기 데이터 유지 수단은 열 어드레스를 디코딩해서 열선택 신호를 생성하는 디코딩 수단을 더 포함하고, 상기 열선택 신호에 의해 열선택 트랜지스터를 구동하는 것으로 디지트 라인을 상기 데이터 유지 수단에 전기적으로 접속한다. 바람직하게는 상기 디코딩 수단은 상기 제2 클록 신호에 응답해서 상기 어드레스 생성 수단에 의해 생성된 열 어드레스를 유지하는 플립-플롭을 포함한다. 바람직하게는 상기 로직회로는 디지트 라인에 차동 데이터를 출력하기 위한 라이트 앰프를 포함한다. 바람직하게는 반도체 기억장치는 직렬 인터페이스 기능을 탑재한 NAND형 플래시 메모리이며, 제1 내부 클록 신호는 외부 클록 신호에 응답해서 생성된다.

본 발명에 따른, 외부단자로부터 입력되는 입력 데이터를 반도체 기억장치 내에 세팅하는 방법은, 입력 데이터를 복수 비트폭의 데이터 버스에 받아들이는 단계와, 제1 내부 클록 신호에 응답해서, 상기 내부 데이터 버스 상의 입력 데이터를 열 어드레스에 의해 선택된 디지트 라인에 출력하는 단계와, 상기 제1 내부 클록 신호를 지연시킨 제2 내부 클록 신호에 응답해서, 열 어드레스에 의해 선택된 열의 유지 회로에 상기 디지트 라인의 데이터를 유지하는 단계를 포함하고, 상기 출력하는 단계는, 상기 제1 내부 클록 신호에 응답해서 공급된 열 어드레스를 사용하고, 상기 유지하는 단계는, 상기 제2 내부 클록 신호에 응답해서 공급되는 열 어드레스를 사용한다.

바람직하게는 상기 제2 클록 신호의 지연 시간은, 상기 출력하는 단계가 데이터를 디지트 라인에 출력하는데 요하는 시간보다도 크다. 바람직하게는 상기 받아들이는 단계는 외부 클록 신호에 응답해서 입력 데이터를 받아들이고, 상기 제1 내부 클록 신호는 외부 클록 신호에 응답해서 생성된다. 바람직하게는 방법은 메모리 셀 어레이의 선택 페이지에 세팅된 입력 데이터를 프로그램하는 단계를 더 포함한다.

본 발명에 따르면, 로직회로에는 제1 내부 클록 신호에 응답해서 열 어드레스를 공급하고, 데이터 유지 수단에는 제1 내부 클록 신호를 지연시킨 제2 내부 클록 신호를 공급하도록 했으므로, 외부 클록 신호의 동작 주파수가 고속으로 되어도, 타이밍 위반을 일으키는 없이 입력 데이터를 데이터 유지 수단에 세팅하는 것이 가능하게 된다.

도 1은 전형적인 플래시 메모리에 있어서의 독출 데이터의 독출 방법, 및 프로그램해야 할 데이터의 입력 방법을 설명하는 도면;
도 2는 도 1에 나타낸 열 선택회로의 상세를 설명하는 도면;
도 3은 종래의 플래시 메모리에 있어서의 페이지 버퍼에의 데이터의 직렬 기입 동작 시의 타이밍 차트;
도 4는 종래의 플래시 메모리에 있어서의 페이지 버퍼에의 데이터의 직렬 기입 동작 시의 과제를 설명하기 위한 타이밍 차트;
도 5는 본 발명의 실시예에 따른 플래시 메모리의 요부의 구성을 나타낸 도면;
도 6은 본 발명의 실시예에 따른 페이지 버퍼에의 데이터의 직렬 기입 동작 시의 타이밍 차트.

이하, 본 발명의 실시형태에 대해서 도면을 참조해서 상세히 설명한다. 본 발명의 반도체 기억장치는, 외부 클록 신호에 응답해서 데이터를 입력 가능하고, 1개의 바람직한 양상에서는, 직렬 인터페이스를 구비한 NAND형 플래시 메모리이다. 직렬 인터페이스는, 예를 들면, 시리얼 클록(SCLK)을 입력하기 위한 단자, 데이터, 커맨드, 어드레스 등을 입출력하는 단자, 칩 선택을 행하는 단자 등을 포함한다. 다른 바람직한 양상에서는, ONFi 타입의 NAND형 플래시 메모리이다.

[ 실시예 ]

도 5는 본 발명의 실시예에 따른 NAND형 플래시 메모리의 요부 구성을 나타낸 블록도이다. 도면 중, 도 2의 구성과 동일한 것에 대해서는 동일한 참조 부호를 붙인다. 본 실시예에 따른 플래시 메모리에 있어서, 어드레스 카운터(84)는, 기입 클록 신호(W_CLK)에 응답해서 자동적으로 증분되고, 이 증분에 의해 갱신된 열 어드레스를 출력한다. 이때, 어드레스 카운터(84)는, 기입 클록 신호(W_CLK)의 상승 에지 또는 하강 에지의 어느 것에 응답해도 된다. 어드레스 카운터(84)에 의해 생성된 열 어드레스(CA)는, 로직회로(86) 및 플립-플롭(100)에 공급된다.

플립-플롭(100)은, 기입 클록 신호(W_CLK)를 지연시킨 내부 클록 신호(I_CLK)에 응답해서, 어드레스 카운터(84)로부터 출력되는 열 어드레스(CA)를 유지하고, 유지한 열 어드레스(CA)를 열 디코더(88)에 제공한다. 이때, 플립-플롭(88)은, 내부 클록 신호(I_CLK)의 상승 에지 또는 하강 에지의 어느 것에 응답해도 된다. 열 디코더(88)는, 플립-플롭(100)에서 유지된 열 어드레스를 디코딩하고, 열선택 신호(YS)를 페이지 버퍼(10)에 출력한다. 페이지 버퍼(10)는, 열선택 신호(YS)에 의해 온 상태로 된 열선택 트랜지스터를 개재해서, 선택된 열의 래치 회로를 디지트 라인 DL/DLb(20)에 전기적으로 접속한다.

입출력 회로(50)는, 외부에서부터 공급되는 클록 신호에 응답해서, 외부단자에 공급된 입력 데이터를 직렬/병렬 변환하고, 변환한 입력 데이터를 복수 비트폭의 데이터 버스(40) 상에 출력한다. 로직회로(86)는, 기입 클록 신호(W_CLK)에 응답해서, 어드레스 카운터(84)에 의해 생성된 열 어드레스(CA)를 따라 디지트 라인 DL/DLb(20)를 선택하고, 선택된 디지트 라인 DL/DLb(20) 상에 데이터 버스(40)의 데이터를 출력한다. 바람직한 양상에서는, 로직회로(86)는 복수 비트폭의 디지트 라인 DL/DLb(20)를 구동하기 위한 라이트 앰프를 포함하고, 로직회로(86)는 열 어드레스(CA)를 따라 라이트 앰프를 선택하고, 선택된 라이트 앰프에 접속된 디지트 라인 DL/DLb(20)에 차동 데이터를 기입한다. 디지트 라인 DL/DLb에 차동 데이터를 기입하기 위해서는 일정한 시간이 필요하게 되므로, 라이트 앰프는, 기입 클록 신호(W_CLK)의 상승 에지에 응답해서 디지트 라인 DL/DLb(20)를 구동하는 것이 바람직하다. 단, 기입 클록 신호(W_CLK)의 하강 에지에 응답해서 디지트 라인을 구동해도 된다.

다음에, 입력 데이터를 외부 클록 신호에 응답해서 순차적으로 페이지 버퍼(10)에 세팅하는 방법에 대해서, 도 6의 타이밍 차트를 참조해서 설명한다. 플래시 메모리의 외부단자에는, 시리얼 클록 신호(CLK)가 공급되고, 타이밍 제어회로(80)는, 시각(t1)에서, 클록 신호(CLK)에 동기하는 기입 트리거 신호(W_TRG)를 입력하고, 이것과 거의 동시각에 기입 클록 신호(W_CLK)를 출력한다. 기입 클록 신호(W_CLK)는 어드레스 카운터(84), 로직회로(86) 및 지연회로(82)에 공급된다.

로직회로(86)는, 기입 클록 신호(W_CLK)의 상승 에지에 응답해서, 디지트 라인 DL/DLb(20)에 차동 데이터를 기입한다. 이때, 어드레스 카운터(84)의 열 어드레스(CA_0)가 열 어드레스 로직부(CA_LOGIC)를 개재해서 로직회로(86)에 입력되고, 로직회로(86)는, 복수의 디지트 라인 DL/DLb(20) 중에서 열 어드레스(CA_0)를 따라 디지트 라인 DL/DLb(20)를 선택한다.

다음에, 시각(t2)에서, 어드레스 카운터(84)는, 기입 클록 신호(W_CLK)의 하강 에지에 응답해서, 어드레스를 증분시키고, 갱신된 열 어드레스(CA_1)를 출력한다. 단, 어드레스 카운터(84)의 증분은, 반드시 시각(t2)일 필요는 없고, 시각(t1)에서 행하도록 해도 된다.

로직회로(86)에 의한 디지트 라인 DL/DLb(20)에의 기입 시간(Tw)의 경과 후의 시각(t3)에서, 지연회로(82)로부터 내부 클록 신호(I_CLK)가 출력된다. 또, 열 디코더(88)에 의한 지연 시간은 매우 작으므로, 내부 클록(I_CLK)과 열선택 신호(YS)는, 동시각으로 표현되고 있다. 플립-플롭(100)은, 내부 클록 신호(I_CLK)에 응답해서 유지하고 있던 열 어드레스(CA_0)를 열 어드레스 PB부(CA_PB)를 개재해서 열 디코더(88)에 출력한다. 여기에서, 플립-플롭(100)은, 다음의 내부 클록 신호(I_CLK)일 때 열 어드레스(CA_1)를 유지하는 것에 유의해야 한다. 페이지 버퍼(10)는, 열선택 신호(YS)의, 예를 들면, 상승 에지에 응답해서, 디지트 라인 DL/DLb의 데이터를 선택된 열의 래치 회로에 세팅한다.

시각(t4)에서, 다음의 기입 클록(W_CLK)이 발생하지만, 이것에 동기해서 어드레스 카운터(84)가 증분되고, 갱신된 열 어드레스(CA_2)가 열 어드레스 로직부(CA_LOGIC)를 개재해서 로직회로(86)에 입력되고, 로직회로(86)는 열 어드레스(CA_2)를 따라 해당하는 디지트 라인 DL/DLb(20)를 선택한다. 이때, 플립-플롭(100)은, 갱신 전의 열 어드레스(CA_1)를 유지하고 있기 때문에, 로직회로(86)에 의해 선택된 디지트 라인 DL/DLb(20)의 열 어드레스와 일치한다.

이와 같이 본 실시예에 따르면, 로직회로(86)를 위한 열 어드레스 로직부(CA_LOGIC)와 페이지 버퍼(10)를 위한 열 어드레스 PB부(CA_PB)를 분리하도록 했으므로, 외부 클록 신호의 동작 주파수가 고속이 되어도, 로직회로(86)의 열 어드레스와 페이지 버퍼(10)의 열 어드레스를 일치시킬 수 있어, 종래의 열 어드레스의 타이밍 위반을 해소할 수 있다.

상기 실시예에 따르면, 동작 주파수가 빠른 외부 클록 신호에 동기시켜서 데이터를 입력시키는 예를 나타내었지만, 이것으로 한정되지 않고, 본 발명은, ONFi와 같은 NAND형 플래시 메모리에도 적용하는 것이 가능하다. 이 경우, 클록 신호(CLK)는, 외부에서부터 공급되는 것이 아니라 내부 클록 신호이며, 내부 클록 신호에 동기시켜서 데이터를 페이지 버퍼 등에 세팅할 때에 본 발명을 적용할 수 있다.

상기 실시예에서는, 로직회로(86)는, 라이트 앰프(라이트 드라이버)에 의해 디지트 라인(20)의 구동을 행했지만, 그것 이외의 구동 회로에 의해 디지트 라인(20)을 구동하도록 해도 된다.

본 발명의 바람직한 실시형태에 대해서 상세히 설명했지만, 본 발명은, 특정한 실시형태로 한정되는 것은 아니고, 청구범위에 기재된 발명의 요지의 범위 내에 있어서, 각종 변형·변경이 가능하다.

10: 페이지 버퍼 20: 디지트 라인
30: 열 선택회로 40: 데이터 버스
50: 입출력 회로 80: 타이밍 제어회로
82: 지연회로 84: 어드레스 카운터
86: 로직회로 88: 열 디코더
100: 플립-플롭

Claims

반도체 기억장치로서,
입력 데이터를 수취하고, 해당 입력 데이터를 복수 비트폭의 데이터 버스 상에 출력하는 입력 회로;
복수의 디지트 라인;
제1 내부 클록 신호에 응답해서, 상기 데이터 버스 상의 입력 데이터를 열 어드레스에 의해 선택된 디지트 라인에 출력하는 로직회로;
상기 제1 내부 클록 신호를 지연시킨 제2 내부 클록 신호에 응답해서, 열 어드레스에 의해 선택된 열의 유지 회로에 상기 디지트 라인의 데이터를 유지하는 데이터 유지 수단;
상기 데이터 유지 수단에 유지된 입력 데이터를 프로그램 가능한 메모리 셀 어레이; 및
상기 제1 내부 클록 신호에 응답해서 열 어드레스를 생성하는 어드레스 생성 수단을 포함하되,
상기 로직회로에는, 상기 제1 내부 클록 신호에 응답해서 열 어드레스가 공급되고,
상기 데이터 유지 수단에는, 상기 제2 내부 클록 신호에 응답해서 열 어드레스가 공급되며,
상기 로직회로는, 상기 디지트 라인에 차동 데이터를 출력하기 위한 라이트 앰프를 포함하는, 반도체 기억장치.
제1항에 있어서, 상기 반도체 기억장치는 상기 제1 내부 클록 신호를 지연시키고, 상기 제2 내부 클록 신호를 출력하는 지연회로를 더 포함하되, 상기 지연회로에 의한 지연 시간은, 상기 로직회로가 데이터를 상기 디지트 라인에 출력하는데 요하는 시간보다도 큰, 반도체 기억장치.
제1항에 있어서, 상기 데이터 유지 수단은 열 어드레스를 디코딩해서 열선택 신호를 생성하는 디코딩 수단을 더 포함하되, 상기 열선택 신호에 의해 열선택 트랜지스터를 구동함으로써 상기 디지트 라인을 상기 데이터 유지 수단에 전기적으로 접속하는, 반도체 기억장치.
제3항에 있어서, 상기 디코딩 수단은, 상기 제2 내부 클록 신호에 응답해서 상기 어드레스 생성 수단에 의해 생성된 열 어드레스를 유지하는 플립-플롭을 포함하는, 반도체 기억장치.
제1항에 있어서, 상기 반도체 기억장치는, 직렬 인터페이스 기능을 탑재한 NAND형 플래시 메모리이며, 상기 제1 내부 클록 신호는 외부 클록 신호에 응답해서 생성되는, 반도체 기억장치.
외부단자로부터 입력되는 입력 데이터를 반도체 기억장치 내에 세팅하는 방법으로서,
입력 데이터를 복수 비트폭의 데이터 버스에 받아들이는 단계;
제1 내부 클록 신호에 응답해서, 상기 데이터 버스 상의 입력 데이터를 열 어드레스에 의해 선택된 디지트 라인에 출력하는 단계로서, 상기 디지트 라인은 차동 데이터로 기입되는, 출력하는 단계; 및
상기 제1 내부 클록 신호를 지연시킨 제2 내부 클록 신호에 응답해서, 열 어드레스에 의해 선택된 열의 유지 회로에 상기 디지트 라인의 데이터를 유지하는 단계를 포함하되,
상기 출력하는 단계는, 상기 제1 내부 클록 신호에 응답해서 공급된 열 어드레스를 사용하고, 상기 유지하는 단계는, 상기 제2 내부 클록 신호에 응답해서 공급되는 열 어드레스를 사용하는, 입력 데이터를 반도체 기억장치 내에 세팅하는 방법.
제6항에 있어서, 상기 제2 내부 클록 신호의 지연 시간은, 상기 출력하는 단계가 데이터를 상기 디지트 라인에 출력하는데 요하는 시간보다도 큰, 입력 데이터를 반도체 기억장치 내에 세팅하는 방법.
제6항에 있어서, 상기 받아들이는 단계는, 외부 클록 신호에 응답해서 입력 데이터를 받아들이고, 상기 제1 내부 클록 신호는 외부 클록 신호에 응답해서 생성되는, 입력 데이터를 반도체 기억장치 내에 세팅하는 방법.
제6항 내지 제8항 중 어느 한 항에 있어서, 메모리 셀 어레이의 선택 페이지에 세팅된 입력 데이터를 프로그램하는 단계를 더 포함하는, 입력 데이터를 반도체 기억장치 내에 세팅하는 방법.
삭제