TW201535393A - 資料讀取裝置及半導體裝置 - Google Patents

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TW201535393A TW103138546A TW103138546A TW201535393A TW 201535393 A TW201535393 A TW 201535393A TW 103138546 A TW103138546 A TW 103138546A TW 103138546 A TW103138546 A TW 103138546A TW 201535393 A TW201535393 A TW 201535393A
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Abstract

提供可防止非揮發性記憶元件的資料讀取中之 錯誤寫入的資料讀取裝置。 本發明的資料讀取裝置，係設為具備有具 備寫入電壓比資料讀取電路的非揮發性記憶元件還低之非揮發性記憶元件的虛設讀取電路，與檢測出虛設讀取電路之非揮發性記憶元件的寫入狀態的狀態檢測電路，在資料讀取中檢測出虛設讀取電路的非揮發性記憶元件被錯誤寫入之狀況時，馬上結束資料讀取動作的構造。

Description

資料讀取裝置及半導體裝置
本發明係關於讀取出半導體裝置之非揮發性記憶元件的資料的資料讀取裝置。
圖7係讀取出非揮發性記憶元件的資料之資料讀取裝置的電路圖。
資料讀取電路30係具備PMOS電晶體31、非揮發性記憶元件32、PMOS電晶體33、NMOS電晶體34、以反相器電路35、36所構成的鎖存電路。
資料讀取電路30係如以下動作，讀取出非揮發性記憶元件32的資料。
首先，訊號Φ02成為High位準，NMOS電晶體34成為ON。以反相器電路36、35構成的鎖存電路被重設，輸出端子DOUT成為Low位準。接著，訊號Φ02成為Low位準，NMOS電晶體34成為OFF之後，訊號Φ01成為Low位準，PMOS電晶體31、33成為ON。
如果是資料被寫入至非揮發性記憶元件32的 空乏狀態的話，藉由非揮發性記憶元件32的ON電流，鎖存電路反轉，成為High位準，輸出端子DOUT在High位準的狀態被保持。
另一方面，如果是資料未被寫入至非揮發性記憶元件32的增益狀態的話，輸出端子DOUT則被保持為Low位準狀態(例如，參照專利文獻1)。
再者，非揮發性記憶元件32周邊的電位狀態，係在資料讀取時與資料寫入時成為相等。
[先前技術文獻] [專利文獻]
[專利文獻1]日本特開2010-192039號公報
資料讀取電路30係在資料讀取時與資料寫入時非揮發性記憶元件32周邊的電位狀態成為相等，故資料讀取中靜電等的高電壓被施加於電源端子的話，有非揮發性記憶元件32會發生錯誤寫入之虞。
本發明係為了解決以上課題所發明者，實現錯誤寫入的可能性低的資料讀取裝置。
為了解決前述課題，本發明的資料讀取裝 置，係設為具備有具備寫入電壓比資料讀取電路的非揮發性記憶元件還低之非揮發性記憶元件的虛設讀取電路，與檢測出虛設讀取電路之非揮發性記憶元件的寫入狀態的狀態檢測電路，在資料讀取中檢測出虛設讀取電路的非揮發性記憶元件被錯誤寫入之狀況時，馬上結束資料讀取動作的構造。
依據本發明的資料讀取裝置，即使資料讀取中施加靜電等的高電壓，也可防止非揮發性記憶元件的資料錯誤寫入。
30‧‧‧資料讀取電路
30A‧‧‧資料讀取電路
30B‧‧‧資料讀取電路
31‧‧‧PMOS電晶體
31A‧‧‧PMOS電晶體
31B‧‧‧PMOS電晶體
32‧‧‧非揮發性記憶元件
32A‧‧‧非揮發性記憶元件
32B‧‧‧非揮發性記憶元件
33‧‧‧PMOS電晶體
33A‧‧‧PMOS電晶體
33B‧‧‧PMOS電晶體
34‧‧‧NMOS電晶體
34A‧‧‧NMOS電晶體
34B‧‧‧NMOS電晶體
35‧‧‧反相器電路
35A‧‧‧反相器電路
35B‧‧‧反相器電路
36‧‧‧反相器電路
36A‧‧‧反相器電路
36B‧‧‧反相器電路
40A‧‧‧虛設讀取電路
40B‧‧‧虛設讀取電路
41A‧‧‧PMOS電晶體
41B‧‧‧PMOS電晶體
42A‧‧‧非揮發性記憶元件
42B‧‧‧非揮發性記憶元件
43A‧‧‧PMOS電晶體
43B‧‧‧PMOS電晶體
44A‧‧‧NMOS電晶體
44B‧‧‧NMOS電晶體
45A‧‧‧反相器電路
45B‧‧‧反相器電路
46A‧‧‧反相器電路
46B‧‧‧反相器電路
50A‧‧‧狀態檢測電路
50B‧‧‧狀態檢測電路
51A‧‧‧PMOS電晶體
51B‧‧‧PMOS電晶體
53A‧‧‧PMOS電晶體
53B‧‧‧PMOS電晶體
54A‧‧‧NMOS電晶體
54B‧‧‧NMOS電晶體
55A‧‧‧反相器電路
55B‧‧‧反相器電路
56A‧‧‧反相器電路
56B‧‧‧反相器電路
57A‧‧‧反相器電路
57B‧‧‧反相器電路
58A‧‧‧PMOS電晶體
58B‧‧‧PMOS電晶體
59A‧‧‧PMOS電晶體
59B‧‧‧PMOS電晶體
60A‧‧‧虛設讀取電路
61‧‧‧OR電路
62‧‧‧OR電路
63‧‧‧反相器電路
64‧‧‧OR電路
65‧‧‧OR電路
70A‧‧‧狀態檢測電路
300‧‧‧資料讀取部
600‧‧‧錯誤寫入防止電路
700‧‧‧錯誤寫入防止電路
800‧‧‧錯誤寫入防止電路
DOUT‧‧‧輸出端子
DOUTA‧‧‧節點
DOUTB‧‧‧節點
N1‧‧‧節點
N2‧‧‧節點
N2X‧‧‧節點
N3‧‧‧節點
N4‧‧‧節點
N5‧‧‧節點
N6‧‧‧節點
N7‧‧‧節點
N8‧‧‧節點
N9‧‧‧節點
VDD‧‧‧電源端子
VSS‧‧‧電源端子
[圖1]揭示第1實施形態之資料讀取裝置的電路圖。
[圖2]揭示第1實施形態之資料讀取裝置的動作的時序圖。
[圖3]揭示第1實施形態之資料讀取裝置的動作的時序圖。
[圖4]揭示第2實施形態之資料讀取裝置的電路圖。
[圖5]揭示第2實施形態之資料讀取裝置的動作的時序圖。
[圖6]揭示資料讀取裝置之其他例的電路圖。
[圖7]揭示先前之資料讀取裝置的電路圖。
<第1實施形態>
圖1係揭示第1實施形態之資料讀取裝置的電路圖。
資料讀取裝置係具備資料讀取部300與錯誤寫入防止電路600。資料讀取部300係以資料讀取電路30A、30B構成。資料讀取電路30A係具備PMOS電晶體31A、33A、非揮發性記憶元件32A、NMOS電晶體34A、以反相器電路35A、36A所構成的鎖存電路。資料讀取電路30B係具備PMOS電晶體31B、33B、非揮發性記憶元件32B、NMOS電晶體34B、以反相器電路35B、36B所構成的鎖存電路。
錯誤寫入防止電路600係具備虛設讀取電路40A、狀態檢測電路50A、OR電路61、62。
虛設讀取電路40A係與資料讀取電路30A的電路構造相同，具備PMOS電晶體41A、43A、非揮發性記憶元件42A、NMOS電晶體44A、以反相器電路45A、46A所構成的鎖存電路。非揮發性記憶元件42A係初始狀態中資料未被寫入的增益狀態。然後，PMOS電晶體41A、43A、非揮發性記憶元件42A係與PMOS電晶體31A、33A、非揮發性記憶元件32A相較，容易寫入。例如，PMOS電晶體41A、43A、非揮發性記憶元件42A的W/L比大於PMOS電晶體31A、33A、非揮發性記憶元件32A 的W/L比。
狀態檢測電路50A係具備PMOS電晶體51A、53A、58A、59A、非揮發性記憶元件52A、反相器電路55A、56A、57A、NMOS電晶體54A。
資料讀取電路30A的各要素係如以下連接。PMOS電晶體31A係源極連接於電源端子VDD，閘極連接於節點N5，汲極連接於非揮發性記憶元件32A的源極。非揮發性記憶元件32A係閘極為浮置，汲極連接於PMOS電晶體33A的源極。PMOS電晶體33A係源極連接於節點N5，汲極連接於節點DOUTA。NMOS電晶體34A係源極連接於電源端子VSS，汲極連接於節點DOUTA。反相器電路35A係輸入端子連接於反相器電路36A的輸出端子，輸出端子連接於節點DOUTA及反相器電路36A的輸入端子。NMOS電晶體34A的閘極係輸入訊號Φ02。
資料讀取電路30B的各要素係如以下連接。PMOS電晶體31B係源極連接於電源端子VDD，閘極連結於節點N5，汲極連接於非揮發性記憶元件32B的源極。非揮發性記憶元件32B係閘極為浮置，汲極連接於PMOS電晶體33B的源極。PMOS電晶體33B係源極連接於節點N5，汲極連接於節點DOUTB。NMOS電晶體34B係源極連接於電源端子VSS，汲極連接於節點DOUTB。反相器電路35B係輸入端子連接於反相器電路36B的輸出端子，輸出端子連接於節點DOUTB及反相器電路36B的輸入端子。NMOS電晶體34B的閘極係輸入訊號Φ02。
虛設讀取電路40A的各要素係如以下連接。PMOS電晶體41A係源極連接於電源端子VDD，閘極連結於節點N3，汲極連接於非揮發性記憶元件42A的源極。非揮發性記憶元件42A係閘極連接於狀態檢測電路50A之非揮發性記憶元件52A的閘極，汲極連接於PMOS電晶體43A的源極。PMOS電晶體43A係源極連接於節點N3，汲極連接於節點N4。NMOS電晶體44A係源極連接於電源端子VSS，汲極連接於節點N4。反相器電路45A係輸入端子連接於反相器電路46A的輸出端子，輸出端子連接於節點N4及反相器電路46A的輸入端子。NMOS電晶體44A的閘極係輸入訊號Φ02。
狀態檢測電路50A的各要素係如以下連接。PMOS電晶體51A係源極連接於電源端子VDD，汲極連接於非揮發性記憶元件52A的源極。非揮發性記憶元件52A係汲極連接於PMOS電晶體53A的源極。PMOS電晶體53A係汲極連接於節點N1。PMOS電晶體59A係源極連接於節點N1，汲極連接於電源端子VSS。反相器電路57A係輸入端子連接於節點N1，輸出端子連接於PMOS電晶體58A的閘極。PMOS電晶體58A係源極連接於電源端子VDD，汲極連接於節點N2。反相器電路55A係輸入端子連接於反相器電路56A的輸出端子，輸出端子連接於節點N2及反相器電路56A的輸入端子。NMOS電晶體54A係源極連接於電源端子VSS，汲極連接於節點N2。PMOS電晶體51A與PMOS電晶體53A的閘極係輸入訊 號Φ03。PMOS電晶體59A的閘極係輸入身為訊號Φ02之反轉訊號的訊號Φ02X。NMOS電晶體54A的閘極係輸入訊號Φ02。
OR電路61係一方的輸入端子被輸入訊號Φ01，另一方的輸入端子，連接節點N2，輸出端子連接於節點N3。OR電路62係一方的輸入端子被輸入訊號Φ01，另一方的輸入端子，連接節點N4，輸出端子連接於節點N5。
以圖2及圖3所示之時序圖為基準，來說明如前述所構成之第1實施形態的資料讀取裝置的動作。
圖2係揭示資料讀取裝置開始讀取動作，在讀取動作的途中被施加高電壓時，防止錯誤寫入的動作。
在時刻t1中訊號Φ02成為High位準的話，NMOS電晶體34A、34B、44A、54A成為ON，節點DOUTA、DOUTB、N2、N4成為Low位準。然後，各別的鎖存電路鎖存Low位準。同時訊號Φ02X會成為Low位準，所以，PMOS電晶體59A成為ON，節點N1成為Low位準，PMOS電晶體58A成為OFF。又，因為訊號Φ01、Φ03是High位準，PMOS電晶體31A、33A、31B、33B、41A、43A、51A、53A全部為OFF。
接著，在時刻t2中，訊號Φ02為Low位準，訊號Φ02X為High位準，訊號Φ03為Low位準。PMOS電晶體51A、53A成為ON，但是，因為資料未被寫入非揮發性記憶元件42A，所以，浮動閘極未被注入電荷，非 揮發性記憶元件52A不會流通電流。所以，節點N1維持Low位準。節點N1的電壓係藉由存在於節點N1的寄生電容所保持。此時，電源端子VDD承受高電壓的話，非揮發性記憶元件52A的周邊的電位狀態會成為與資料寫入時相同狀態，但是，因為節點N1係電容中保持為Low位準狀態，所以，無法流通寫入所需的電流，不會發生錯誤寫入。
在時刻t3中訊號Φ03為High位準，訊號Φ01為Low位準。因為節點N2保持為Low位準，所以，OR電路61之輸出端子的節點N3成為Low位準。同樣地，因為節點N4保持為Low位準，所以，OR電路62之輸出端子的節點N5係為Low位準，資料讀取部300執行讀取。
針對時刻t4中，半導體裝置被施加未預期的高電壓時之資料讀取裝置的動作，進行說明。
此時，非揮發性記憶元件32A、32B、42A個別周邊的電位相同。但是，因為設計為PMOS電晶體41A、43A的W/L比大於PMOS電晶體31A、33A、31B、33B的W/L比，所以，PMOS電晶體41A、43A的源極‧汲極間的電壓降低比較少。所以，非揮發性記憶元件42A的源極‧汲極間承受的電壓，比非揮發性記憶元件32A、32B的源極‧汲極間承受的電壓還大。因此，非揮發性記憶元件42A比較容易寫入。又，因為設計為非揮發性記憶元件42A的W/L比大於非揮發性記憶元件32A、32B的W/L 比，所以，即使相同的寫入電壓，也會流通較大的ON電流，節點N4比節點DOUTA、節點DOUTB還快成為High位準。在此，非揮發性記憶元件42A被寫入的話，節點N4會成為High位準，OR電路62之輸出端子的節點N5也成為High位準，所以，資料讀取部300停止讀取動作，防止非揮發性記憶元件32A、32B的錯誤寫入。
非揮發性記憶元件42A被錯誤寫入的話，非揮發性記憶元件42A的閘極會被注入電荷，非揮發性記憶元件52A也會流通電流，但是，因為PMOS電晶體51A、53A為OFF，所以，節點N1維持Low位準。
在時刻t5中，訊號Φ01成為High位準時，則節點N3成為High位準，讀取動作結束。
圖3係揭示虛設讀取電路40A的非揮發性記憶元件42A被錯誤寫入後，資料讀取裝置的讀取動作的時序圖。
在時刻t1中訊號Φ02成為High位準的話，NMOS電晶體34A、34B、44A、54A成為ON，節點DOUTA、DOUTB、N2、N4成為Low位準。然後，各別的鎖存電路鎖存Low位準。同時訊號Φ02X會成為Low位準，所以，PMOS電晶體59A成為ON，節點N1成為Low位準，PMOS電晶體58A成為OFF。又，因為訊號Φ01、Φ03是High位準，PMOS電晶體31A、33A、31B、33B、41A、43A、51A、53A全部為OFF。
接著，在時刻t2中，訊號Φ02為Low位準， 訊號Φ02X為High位準，訊號Φ03為Low位準。PMOS電晶體51A、53A成為ON的話，因為非揮發性記憶元件42A被寫入資料，所以，浮動閘極被注入電荷，非揮發性記憶元件52A會流通電流。所以，因為節點N1成為High位準，所以，PMOS電晶體58A成為ON而鎖存反轉，節點N2成為High位準。
在時刻t3中訊號Φ03為High位準，訊號Φ01為Low位準。因為節點N2保持為High位準，所以，OR電路61之輸出端子的節點N3成為High位準。因為PMOS電晶體41A、43A為OFF，所以，節點N4被保持為Low位準，故OR電路62之輸出端子的節點N5成為Low位準，資料讀取部300執行讀取。
在時刻t5中，訊號Φ01成為High位準時，則節點N5成為High位準，讀取動作結束。
如上所述，即使資料讀取中被施加高電壓，也可防止非揮發性記憶元件的錯誤寫入。再者，為了使動作穩定，節點N1連接電容元件亦可，但是，如上所述，必須設定為不流通錯誤寫入所需的電流。又，已針對於虛設讀取電路40A中，以比讀取電路30A、30B還容易發生寫入之方式，PMOS電晶體41A、43A、非揮發性記憶元件42A的W/L比，大於PMOS電晶體31A、33A、31B、33B、非揮發性記憶元件32A、32B的W/L比之狀況進行說明，但是，任一個W/L較大亦可，組合亦可。非揮發性記憶元件42A是否發生錯誤寫入，係確認在時刻t2到 時刻t3之間節點N2是High位準或Low位準即可。亦即，節點N2是High位準的話，即表示之前有錯誤寫入，是Low位準的話，即表示未發生寫入。包含於資料讀取部的資料讀取電路，係設置1個至任意個數亦可。
<第2實施形態>
圖4係揭示第2實施形態之資料讀取裝置的電路圖。資料讀取裝置係以資料讀取部300與錯誤寫入防止電路700所構成。資料讀取部300係與第1實施形態相同，故省略電路構造的說明。錯誤寫入防止電路700係以虛設讀取電路40A、40B、狀態檢測電路50A、50B、OR電路61、64、65、反相器電路63所構成。虛設讀取電路40A、狀態檢測電路50A係與第1實施形態相同，故省略電路構造的說明。虛設讀取電路40B係與虛設讀取電路40A的電路構造相同，以PMOS電晶體41B、43B、非揮發性記憶元件42B、NMOS電晶體44B、反相器電路45B、46B所構成。但是，PMOS電晶體41B、43B、非揮發性記憶元件42B係與PMOS電晶體41A、43A、非揮發性記憶元件42A相同地容易寫入。狀態檢測電路50B係與狀態檢測電路50A的電路構造相同，以PMOS電晶體51B、53B、58B、59B、非揮發性記憶元件52B、反相器電路55B、56B、57B、NMOS電晶體54B所構成。
資料讀取電路30A、30B、虛設讀取電路40A、狀態檢測電路50A的連接係與第1實施形態相同，故省略電路 的連接關係的說明。
PMOS電晶體41B係源極連接於電源端子VDD，閘極連接於節點N8，汲極連接於非揮發性記憶元件42B的源極。非揮發性記憶元件42B係閘極連接於非揮發性記憶元件52B的閘極，汲極連接於PMOS電晶體43B的源極。PMOS電晶體43B係源極連接於節點N8，汲極連接於節點N9。NMOS電晶體44B係源極連接於電源端子VSS，汲極連接於節點N9。反相器電路45B係輸入端子連接於反相器電路46B的輸出端子，輸出端子連接於節點N9及反相器電路46B的輸入端子。
PMOS電晶體51B係源極連接於電源端子VDD，汲極連接於非揮發性記憶元件52B的源極。非揮發性記憶元件52B係汲極連接於PMOS電晶體53B的源極。PMOS電晶體53B係汲極連接於節點N6。PMOS電晶體59B係源極連接於節點N6，汲極連接於電源端子VSS。反相器電路57B係輸入端子連接於節點N6，輸出端子連接於PMOS電晶體58B的閘極。PMOS電晶體58B係源極連接於電源端子VDD，汲極連接於節點N7。反相器電路55B係輸入端子連接於反相器電路56B的輸出端子，輸出端子連接於節點N7及反相器電路56B的輸入端子。NMOS電晶體54B係源極連接於電源端子VSS，汲極連接於節點N7。OR電路61係一方的輸入端子被輸入訊號Φ01，另一方的輸入端子，連接節點N2，輸出端子連接於節點N3。OR電路65係兩個輸入端子連接節點N4與 節點N9，另一個的輸入端子被輸入訊號Φ01，輸出端子連接於節點N5。反相器電路63係輸入端子連接節點N2，輸出端子連接節點N2X。OR電路64係兩個輸入端子連接節點N2X與節點N7，另一個的輸入端子被輸入訊號Φ01，輸出端子連接於節點N8。
以圖5所示之時序圖為基準，來說明如前述所構成之第2實施形態的資料讀取裝置的動作。
圖5係揭示非揮發性記憶元件42A被錯誤寫入後，資料讀取裝置開始讀取動作，在讀取動作的途中被施加高電壓時，防止錯誤寫入的動作。
在時刻t1中訊號Φ02成為High位準，NMOS電晶體34A、34B、44A、44B、54A、54B成為ON，節點DOUTA、DOUTB、N2、N4、N7、N9成為Low位準。同時訊號Φ02之反轉訊號的訊號Φ02X會成為Low位準，所以，PMOS電晶體59A、59B成為ON，節點N1、節點N6成為Low位準，PMOS電晶體58A、58B成為OFF。又，因為訊號Φ01、Φ03是High位準，PMOS電晶體31A、33A、31B、33B、41A、43A、41B、43B、51A、53A、51B、53B全部為OFF。
接著，在時刻t2中訊號Φ02為Low位準，訊號Φ02X為High位準，訊號Φ03為Low位準。因為非揮發性記憶元件42A被進行錯誤寫入，所以，浮動閘極被注入電荷，非揮發性記憶元件52A會流通電流。所以，因為節點N1成為High位準，所以，PMOS電晶體58A成為 ON而節點N2成為High位準。因為非揮發性記憶元件42B未被進行錯誤寫入，所以，浮動閘極不會被注入電荷，非揮發性記憶元件52B也不會流通電流。所以，節點N6維持Low位準。
在時刻t3中訊號Φ03為High位準，訊號Φ01為Low位準。因為節點N2保持為High位準，所以，OR電路61之輸出端子的節點N3成為High位準。因為PMOS電晶體41A、43A為OFF，所以，節點N4被保持為Low位準。另一方面，因為節點N2X為Low位準，節點N7也被保持為Low位準，所以，OR電路64之輸出端子的節點N8成為Low位準。節點N8成為Low位準，PMOS電晶體41B、43B為ON，但是，非揮發性記憶元件42B未被寫入，所以，節點N9被保持為Low位準的狀態。所以，OR電路65之輸出端子的節點N5成為Low位準，資料讀取部300執行讀取。
針對時刻t4中，半導體裝置被施加未預期的高電壓時之資料讀取裝置的動作，進行說明。
此時，非揮發性記憶元件32A、32B、42B個別周邊的電位相同。但是，因為設計為PMOS電晶體41B、43B的W/L比大於PMOS電晶體31A、33A、31B、33B的W/L比，所以，PMOS電晶體41B、43B的源極‧汲極間的電壓降低比較少。所以，非揮發性記憶元件42B的源極‧汲極間承受的電壓，比非揮發性記憶元件32A、32B的源極‧汲極間承受的電壓還大。因此，非揮發性記憶元 件42B比較容易寫入。又，因為設計為非揮發性記憶元件42B的W/L比大於非揮發性記憶元件32A、32B的W/L比，所以，即使相同的寫入電壓，也會流通較大的ON電流，節點N9比節點DOUTA、節點DOUTB還快成為High位準。在此，非揮發性記憶元件42B被寫入的話，節點N9會成為High位準，OR電路65之輸出端子的節點N5也成為High位準，資料讀取部300停止讀取動作，防止非揮發性記憶元件32A、32B的錯誤寫入。非揮發性記憶元件42B被寫入的話，非揮發性記憶元件42B的閘極會被注入電荷，非揮發性記憶元件52B也會流通電流，但是，因為PMOS電晶體51B、53B為OFF，所以，節點N6維持Low位準狀態。
在時刻t5中，訊號Φ01成為High位準時，則節點N5成為High位準，讀取動作結束。
在本實施形態中，已針對分別配置兩個虛設讀取電路與狀態檢測電路之狀況進行說明，但是，也可藉由配置任意數的虛設讀取電路與狀態檢測電路，防止任意次數的錯誤寫入。哪個虛設讀取電路發生錯誤寫入，係確認在時刻t2到時刻t3之間節點N2及節點N7是High位準或Low位準即可。
以上所說明之本發明的資料讀取裝置，係第1及第2實施形態的資料讀取裝置的電路構造為一例，在不脫離申請專利範圍的範圍中可進行變形。
例如，如圖6所示之資料讀取裝置的電路圖，於錯誤 寫入防止電路800的虛設讀取電路60A與狀態檢測電路70A中，非揮發性記憶元件42A與52A的源極直接連接於電源端子VDD亦可。採用此種構造的話，因為非揮發性記憶元件42A的源極‧汲極間承受的電壓會變更大，有容易錯誤寫入的效果。
又例如，OR電路係反轉輸入的邏輯，以NAND電路構成亦可。
30A、30B‧‧‧資料讀取電路
31A、31B‧‧‧PMOS電晶體
32A、32B‧‧‧非揮發性記憶元件
33A、33B‧‧‧PMOS電晶體
34A、34B‧‧‧NMOS電晶體
35A、35B‧‧‧反相器電路
36A、36B‧‧‧反相器電路
40A‧‧‧虛設讀取電路
41A‧‧‧PMOS電晶體
42A‧‧‧非揮發性記憶元件
43A、44A‧‧‧PMOS電晶體
45A、46A‧‧‧反相器電路
50A‧‧‧狀態檢測電路
51A‧‧‧PMOS電晶體
52A‧‧‧非揮發性記憶元件
53A‧‧‧PMOS電晶體
54A‧‧‧NMOS電晶體
55A‧‧‧反相器電路
56A、57A‧‧‧反相器電路
58A、59A‧‧‧PMOS電晶體
61、62‧‧‧OR電路
300‧‧‧資料讀取部
600‧‧‧錯誤寫入防止電路
DOUTA、DOUTB‧‧‧節點
N1、N2、N3‧‧‧節點
N4‧‧‧節點
N5‧‧‧節點
VDD、VSS‧‧‧電源端子

Claims (5)

  1. 一種資料讀取裝置，其特徵為：具備：資料讀取部，係具備任意個數之包含非揮發性記憶元件的資料讀取電路；虛設讀取電路，係具備設為比前述資料讀取電路的非揮發性記憶元件更容易寫入之構造的非揮發性記憶元件；及狀態檢測電路，係檢測出前述虛設讀取電路之非揮發性記憶元件的寫入狀態；在前述資料讀取電路的非揮發性記憶元件的資料讀取中，前述狀態檢測電路檢測出前述虛設讀取電路之非揮發性記憶元件的寫入狀態時，藉由停止前述資料讀取電路之非揮發性記憶元件的資料讀取動作，防止前述資料讀取電路之非揮發性記憶元件的錯誤寫入。
  2. 如申請專利範圍第1項所記載之資料讀取裝置，其中，前述虛設讀取電路，係以相較於前述資料讀取電路，非揮發性記憶元件的兩端承受的電壓更大之方式設定。
  3. 如申請專利範圍第1項或第2項所記載之資料讀取裝置，其中，前述狀態檢測電路，係藉由連接前述資料讀取電路之非揮發性記憶元件的閘極與前述狀態檢測電路之非揮發性記憶元件的閘極，檢測出前述資料讀取電路之非揮發性記 憶元件的寫入狀態。
  4. 如申請專利範圍第1項所記載之資料讀取裝置，其中，具備任意個數之前述虛設讀取電路與前述狀態檢測電路。
  5. 一種半導體裝置，其特徵為具備申請專利範圍第1項所記載之資料讀取裝置。
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