CN104700897A - 数据读出装置及半导体装置 - Google Patents

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Abstract

本发明题为数据读出装置及半导体装置。本发明提供能够防止非易失性存储元件的数据读出中的误写入的数据读出装置。本发明的数据读出装置包括：伪读出电路，具备写入电压比数据读出电路的非易失性存储元件低的非易失性存储元件；以及状态检测电路，检测伪读出电路的非易失性存储元件的写入状态，构成为在数据读出中检测到伪读出电路的非易失性存储元件被误写入时，立即结束数据读出动作。

Description

数据读出装置及半导体装置
技术领域
本发明涉及半导体装置中的读出非易失性存储元件的数据的数据读出装置。
背景技术
图7是读出非易失性存储元件的数据的数据读出装置的电路图。
数据读出电路30具备PMOS晶体管31、非易失性存储元件32、PMOS晶体管33、NMOS晶体管34、和由反相器电路35、36构成的闩锁电路。
数据读出电路30如下动作而读出非易失性存储元件32的数据。
首先，信号Φ02成为高（High）电平，NMOS晶体管34导通。由反相器电路36、35构成的闩锁电路复位，输出端子DOUT成为低（Low）电平。接着，信号Φ02成为低电平，NMOS晶体管34截止，然后，信号Φ01成为低电平，PMOS晶体管31、33导通。
如果是向非易失性存储元件32写入数据的耗尽状态，则因非易失性存储元件32的导通电流而闩锁电路反转，成为高电平，输出端子DOUT保持在高电平的状态。
另一方面，如果是不向非易失性存储元件32写入数据的增强状态，则输出端子DOUT保持原来低电平（例如，参照专利文献1）。
此外，非易失性存储元件32周边的电位状态在数据读出时和数据写入时相等。
现有技术文献
专利文献
专利文献1：日本特开2010－192039号公报。
发明内容
发明要解决的课题
由于在数据读出时和数据写入时非易失性存储元件32周边的电位状态相等，所以在数据读出中对电源端子施加静电等的高电压时，数据读出电路30有非易失性存储元件32会被误写入的危险。
本发明为了解决以上那样的课题而设计的，用于实现误写入的可能性少的数据读出装置。
用于解决课题的方案
为了解决上述课题，本发明的数据读出装置包括：伪读出电路，具备写入电压比数据读出电路的非易失性存储元件低的非易失性存储元件；以及状态检测电路，检测伪读出电路的非易失性存储元件的写入状态，构成为在数据读出中检测到伪读出电路的非易失性存储元件被误写入时，立即结束数据读出动作。
发明效果
依据本发明的数据读出装置，在数据读出中即便施加了静电等的高电压，也能够防止非易失性存储元件的数据误写入。
附图说明
图1是示出第1实施方式的数据读出装置的电路图；
图2是示出第1实施方式的数据读出装置的动作的时间图；
图3是示出第1实施方式的数据读出装置的动作的时间图；
图4是示出第2实施方式的数据读出装置的电路图；
图5是示出第2实施方式的数据读出装置的动作的时间图；
图6是示出数据读出装置的其他例子的电路图；
图7是示出现有的数据读出装置的电路图。
具体实施方式
＜第1实施方式＞
图1是示出第1实施方式的数据读出装置的电路图。
数据读出装置具备数据读出部300和防误写入电路600。数据读出部300由数据读出电路30A、30B构成。数据读出电路30A具备：PMOS晶体管31A、33A；非易失性存储元件32A；NMOS晶体管34A；以及由反相器电路35A、36A构成的闩锁电路。数据读出电路30B具备：PMOS晶体管31B、33B；非易失性存储元件32B；NMOS晶体管34B；以及由反相器电路35B、36B构成的闩锁电路。
防误写入电路600具备：伪读出电路40A；状态检测电路50A；OR电路61、62。
伪读出电路40A的电路构成与数据读出电路30A相同，具备：PMOS晶体管41A、43A；非易失性存储元件42A；NMOS晶体管44A；以及由反相器45A、46A构成的闩锁电路。非易失性存储元件42A在初始状态下为未写入数据的增强状态。而且，PMOS晶体管41A、43A、非易失性存储元件42A，与PMOS晶体管31A、33A、非易失性存储元件32A相比，易于写入。例如，PMOS晶体管41A、43A、非易失性存储元件42A的W/L之比，大于PMOS晶体管31A、33A、非易失性存储元件32A的W/L之比。
状态检测电路50A具备：PMOS晶体管51A、53A、58A、59A；非易失性存储元件52A；反相器电路55A、56A、57A；和NMOS晶体管54A。
数据读出电路30A的各要素如下连接。PMOS晶体管31A的源极与电源端子VDD连接，栅极与节点N5连接，漏极与非易失性存储元件32A的源极连接。非易失性存储元件32A的栅极浮置，漏极与PMOS晶体管33A的源极连接。PMOS晶体管33A的栅极与节点N5连接，漏极与节点DOUTA连接。NMOS晶体管34A的源极与电源端子VSS连接，漏极与节点DOUTA连接。反相器电路35A的输入端子与反相器电路36A的输出端子连接，输出端子与节点DOUTA及反相器电路36A的输入端子连接。NMOS晶体管34A的栅极被输入信号Φ02。
数据读出电路30B的各要素如下连接。PMOS晶体管31B的源极与电源端子VDD连接，栅极与节点N5连接，漏极与非易失性存储元件32B的源极连接。非易失性存储元件32B的栅极浮置，漏极与PMOS晶体管33B的源极连接。PMOS晶体管33B的栅极与节点N5连接，漏极与节点DOUTB连接。NMOS晶体管34B的源极与电源端子VSS连接，漏极与节点DOUTB连接。反相器电路35B的输入端子与反相器电路36B的输出端子连接，输出端子与节点DOUTB及反相器电路36B的输入端子连接。NMOS晶体管34B的栅极被输入信号Φ02。
伪读出电路40A的各要素如下连接。PMOS晶体管41A的源极与电源端子VDD连接，栅极与节点N3连接，漏极与非易失性存储元件42A的源极连接。非易失性存储元件42A的栅极与状态检测电路50A的非易失性存储元件52A的栅极连接，漏极与PMOS晶体管43A的源极连接。PMOS晶体管43A的栅极与节点N3连接，漏极与节点N4连接。NMOS晶体管44A的源极与电源端子VSS连接，漏极与节点N4连接。反相器电路45A的输入端子与反相器电路46A的输出端子连接，输出端子与N4及反相器电路46A的输入端子连接。NMOS晶体管44A的栅极被输入信号Φ02。
状态检测电路50A的各要素如下连接。PMOS晶体管51A的源极与电源端子VDD连接，漏极与非易失性存储元件52A的源极连接。非易失性存储元件52A的漏极与PMOS晶体管53A的源极连接。PMOS晶体管53A的漏极与节点N1连接。PMOS晶体管59A的源极与节点N1连接，漏极与电源端子VSS连接。反相器电路57A的输入端子与节点N1连接，输出端子与PMOS晶体管58A的栅极连接。PMOS晶体管58A的源极与电源端子VDD连接，漏极与节点N2连接。反相器电路55A的输入端子与反相器电路56A的输出端子连接，输出端子与节点N2及反相器电路56A的输入端子连接。NMOS晶体管54A的源极与电源端子VSS连接，漏极与节点N2连接。PMOS晶体管51A和PMOS晶体管53A的栅极被输入信号Φ03。PMOS晶体管59A的栅极被输入信号Φ02的反相信号即信号Φ02X。NMOS晶体管54A的栅极被输入信号Φ02。
OR电路61的一个输入端子被输入信号Φ01，另一个输入端子连接有节点N2，输出端子与节点N3连接。OR电路62的一个输入端子被输入信号Φ01，另一个输入端子连接有节点N4，输出端子与节点N5连接。
根据图2及图3所示的时间图，说明如上所述构成的第1实施方式的数据读出装置的动作。
图2示出数据读出装置开始读出动作，在读出动作的中途施加了高电压时，防止误写入的动作。
在时刻t1，当信号Φ02成为高电平时，NMOS晶体管34A、34B、44A、54A导通，节点DOUTA、DOUTB、N2、N4成为低电平。而且，各个闩锁电路闩锁低电平。同时，信号Φ02X成为低电平，因此PMOS晶体管59A导通而节点N1成为低电平，PMOS晶体管58A截止。另外，由于信号Φ01、Φ03为高电平，所以PMOS晶体管31A、33A、31B、33B、41A、43A、51A、53A全部截止。
接着，在时刻t2，信号Φ02成为低电平，信号Φ02X成为高电平，信号Φ03成为低电平。PMOS晶体管51A、53A导通，但是，由于非易失性存储元件42A中未写入数据，所以浮动栅极上不会注入电荷，在非易失性存储元件52A中无电流流过。因此，节点N1保持低电平。节点N1的电压因存在于节点N1的寄生电容而得以保持。此时，若对电源端子VDD施加高电压，则非易失性存储元件52A的周边的电位状态成为与数据写入时相同的状态，但是节点N1因电容而保持低电平状态，因此不能流动写入所需要的电流，不会发生误写入。
在时刻t3，信号Φ03成为高电平，信号Φ01成为低电平。由于节点N2被保持在低电平，OR电路61的输出端子即节点N3成为低电平。同样如此，由于节点N4被保持在低电平，所以OR电路62的输出端子即节点N5成为低电平，数据读出部300执行读出。
在时刻t4，说明向半导体装置施加了没有预期的高电压时的、数据读出装置的动作。
此时，非易失性存储元件32A、32B、42A各自周边的电位相同。然而，由于设计成使PMOS晶体管41A、43A的W/L之比大于PMOS晶体管31A、33A、31B、33B的W/L之比，所以PMOS晶体管41A、43A的源极－漏极间的电压下降更少。因此，加在非易失性存储元件42A的源极－漏极间的电压更大于加在非易失性存储元件32A、32B的源极－漏极间的电压。因此，非易失性存储元件42A更容易被写入。另外，由于设计成使非易失性存储元件42A的W/L之比大于非易失性存储元件32A、32B的W/L之比，所以在相同写入电压下也会流动较大的导通电流，节点N4比节点DOUTA、节点DOUTB更快成为高电平。在此，如果非易失性存储元件42A被写入，则节点N4成为高电平，OR电路62的输出端子即节点N5也成为高电平，因此数据读出部300停止读出动作，防止对非易失性存储元件32A、32B的误写入。
如果非易失性存储元件42A被误写入，则电荷注入到非易失性存储元件42A的栅极，非易失性存储元件52A也使电流流过，但是，由于PMOS晶体管51A、53A截止，所以节点N1维持低电平。
在时刻t5，若信号Φ01成为高电平，则节点N3成为高电平，结束读出动作。
图3示出伪读出电路40A的非易失性存储元件42A被误写入后的、数据读出装置的读出动作的时间图。
在时刻t1，若信号Φ02成为高电平，则NMOS晶体管34A、34B、44A、54A导通，节点DOUTA、DOUTB、N2、N4成为低电平。而且，各个闩锁电路闩锁低电平。同时，信号Φ02X成为低电平，因此PMOS晶体管59A导通，节点N1成为低电平，PMOS晶体管58A截止。另外，由于信号Φ01、Φ03为高电平，所以PMOS晶体管31A、33A、31B、33B、41A、43A、51A、53A全部截止。
接着，在时刻t2，信号Φ02成为低电平，信号Φ02X成为高电平，信号Φ03成为低电平。若PMOS晶体管51A、53A导通，则非易失性存储元件42A被写入，因此电荷注入到浮动栅极，在非易失性存储元件52A中有电流流动。因此，节点N1成为高电平，因此PMOS晶体管58A导通而闩锁反转，节点N2成为高电平。
在时刻t3，信号Φ03成为高电平，信号Φ01成为低电平。由于节点N2被保持在高电平，所以OR电路61的输出端子即节点N3成为高电平。由于PMOS晶体管41A、43A为截止，所以节点N4被保持在低电平，因此OR电路62的输出端子即节点N5成为低电平，数据读出部300执行读出。
在时刻t5，若信号Φ01成为高电平，则节点N5成为高电平，结束读出动作。
如上所述，即便在数据读出中施加高电压，也能防止非易失性存储元件的误写入。此外，为了使动作稳定，在节点N1连接电容元件也可，但是有必要将设定电容值，以不会流动如上所述误写入所需要的电流。另外，说明了在伪读出电路40A中，以比读出电路30A、30B更容易发生写入的方式，使PMOS晶体管41A、43A、非易失性存储元件42A的W/L之比，大于PMOS晶体管31A、33A、31B、33B、非易失性存储元件32A、32B的W/L之比的情况，但是使任何一个W/L之比较大也可，也可以进行组合。对非易失性存储元件42A是否有误写入，确认从时刻t2到时刻t3之间节点N2是高电平还是低电平即可。即，如果节点N2为高电平就表示在此之前有误写入，如果是低电平就表示没有发生写入。数据读出部所包含的数据读出电路，可以设为从1个到任意的个数。
＜第2实施方式＞
图4是示出第2实施方式的数据读出装置的电路图。数据读出装置由数据读出部300和防误写入电路700构成。数据读出部300与第1实施方式同样，因此省略电路构成的说明。防误写入电路700包括：伪读出电路40A、40B；状态检测电路50A、50B；OR电路61、64、65；反相器电路63。伪读出电路40A、状态检测电路50A与第1实施方式同样，因此省略电路构成的说明。伪读出电路40B的电路构成与伪读出电路40A同样，包括：PMOS晶体管41B、43B；非易失性存储元件42B；NMOS晶体管44B；反相器45B、46B。但是，PMOS晶体管41B、43B、非易失性存储元件42B与PMOS晶体管41A、43A、非易失性存储元件42A同样，容易发生写入。状态检测电路50B的电路构成与状态检测电路50A同样，包括：PMOS晶体管51B、53B、58B、59B；非易失性存储元件52B；反相器电路55B、56B、57B；NMOS晶体管54B。
数据读出电路30A、30B、伪读出电路40A、状态检测电路50A的连接与第1实施方式同样，因此省略电路的连接关系的说明。
PMOS晶体管41B的源极与电源端子VDD连接，栅极与节点N8连接，漏极与非易失性存储元件42B的源极连接。非易失性存储元件42B的栅极与非易失性存储元件52B的栅极连接，漏极与PMOS晶体管43B的源极连接。PMOS晶体管43B的栅极与节点N8连接，漏极与节点N9连接。NMOS晶体管44B的源极与电源端子VSS连接，漏极与节点N9连接。反相器电路45B的输入端子与反相器电路46B的输出端子连接，输出端子与节点N9及反相器电路46B的输入端子连接。
PMOS晶体管51B的源极与电源端子VDD连接，漏极与非易失性存储元件52B的源极连接。非易失性存储元件52B的漏极与PMOS晶体管53B的源极连接。PMOS晶体管53B的漏极与节点N6连接。PMOS晶体管59B的源极与节点N6连接，漏极与电源端子VSS连接。反相器电路57B的输入端子与节点N6连接，输出端子与PMOS晶体管58B的栅极连接。PMOS晶体管58B的源极与电源端子VDD连接，漏极与节点N7连接。反相器电路55B的输入端子与反相器电路56B的输出端子连接，输出端子与节点N7及反相器电路56B的输入端子连接。NMOS晶体管54B的源极与电源端子VSS连接，漏极与节点N7连接。OR电路61的一个输入端子被输入信号Φ01，另一个输入端子连接有节点N2，输出端子与节点N3连接。OR电路65的两个输入端子连接有节点N4和节点N9，另一个输入端子被输入信号Φ01，输出端子与节点N5连接。反相器电路63的输入端子与节点N2连接，输出端子与节点N2X连接。OR电路64的两个输入端子连接有节点N2X和节点N7，另一个输入端子被输入信号Φ01，输出端子连接有节点N8。
根据图5所示的时间图，说明如上所述构成的第2实施方式的数据读出装置的动作。
图5示出非易失性存储元件42A被误写入后，数据读出装置开始读出动作，并且在读出动作的中途施加了高电压时，防止误写入的动作。
在时刻t1，信号Φ02成为高电平，NMOS晶体管34A、34B、44A、44B、54A、54B导通，节点DOUTA、DOUTB、N2、N4、N7、N9成为低电平。同时，信号Φ02的反相信号即Φ02X成为低电平，因此PMOS晶体管59A、59B导通，节点N1、节点N6成为低电平，PMOS晶体管58A、58B截止。另外，由于信号Φ01、Φ03为高电平，所以PMOS晶体管31A、33A、31B、33B、41A、43A、41B、43B、51A、53A、51B、53B全部截止。
接着，在时刻t2，信号Φ02成为低电平，信号Φ02X成为高电平，信号Φ03成为低电平。非易失性存储元件42A被误写入，因此电荷注入到浮动栅极，在非易失性存储元件52A中有电流流动。因此，节点N1成为高电平，因此PMOS晶体管58A导通，节点N2成为高电平。由于非易失性存储元件42B没有被误写入，所以不会有电荷注入到浮动栅极，在非易失性存储元件52B中无电流流动。因此，节点N6保持低电平状态。
在时刻t3，信号Φ03成为高电平，信号Φ01成为低电平。由于节点N2被保持在高电平，所以OR电路61的输出端子即节点N3成为高电平。由于PMOS晶体管41A、43A为截止，所以节点N4被保持在低电平。另一方面，节点N2X为低电平，且节点N7也保持在低电平，因此OR电路64的输出端子即节点N8成为低电平。节点N8成为低电平，PMOS晶体管41B、43B导通，但非易失性存储元件42B未被写入，因此节点N9保持在低电平。因此，OR电路65的输出端子即节点N5成为低电平，数据读出部300执行读出。
时刻t4中，说明对半导体装置施加没有预期的高电压时的、数据读出装置的动作。
此时，非易失性存储元件32A、32B、42B各自周边的电位相同。然而，由于PMOS晶体管41B、43B的W/L之比被设计成为大于PMOS晶体管31A、33A、31B、33B的W/L之比，所以PMOS晶体管41B、43B的源极－漏极间的电压下降更少。因此，加在非易失性存储元件42B的源极－漏极间的电压，更大于加在非易失性存储元件32A、32B的源极－漏极间的电压。因此，非易失性存储元件42B更容易被写入。另外，由于非易失性存储元件42B的W/L之比被设计成为大于非易失性存储元件32A、32B的W/L之比，所以在相同写入电压下也会使较大的导通电流流过，节点N9比节点DOUTA、节点DOUTB更快成为高电平。在此如果非易失性存储元件42B被写入，则节点N9成为高电平，OR电路65的输出端子即节点N5成为高电平，数据读出部300停止读出动作，从而防止对非易失性存储元件32A、32B的误写入。如果非易失性存储元件42B被写入，则电荷注入到非易失性存储元件42B的栅极，非易失性存储元件52B中也有电流流动，但是PMOS晶体管51B、53B截止，因此节点N6仍为低电平。
在时刻t5，信号Φ01成为高电平时，节点N5成为高电平，结束读出动作。
在本实施方式中，示出伪读出电路和状态检测电路各配置2个的情况，但是通过将伪读出电路和状态检测电路配置任意数量，能够防止任意次数的误写入。对于哪个伪读出电路是否有写入，只要确认从时刻t2到时刻t3之间节点N2及节点N7是高电平还是低电平即可。
关于以上说明的本发明的数据读出装置，第1及第2实施方式的数据读出装置的电路构成为一个例子，可在不脱离权利要求书的范围进行变形。
例如，如图6所示的数据读出装置的电路图那样，在防误写入电路800的伪读出电路60A和状态检测电路70A中，非易失性存储元件42A和52A的源极直接连接到电源端子VDD也可。若采用这样的结构，则由于加在非易失性存储元件42A的源极－漏极间的电压变得更大，所以存在容易误写入的效果。
另外，例如，OR电路也可以反转输入的逻辑而由NAND电路构成。
[标号说明]
30A，30B　数据读出电路
40A，40B，60A　伪读出电路
50A，50B，70A　状态检测电路
300　数据读出部
600、700、800　防误写入电路。

Claims (5)

1. 一种数据读出装置，其特征在于，包括：
数据读出部，具备任意个数的包含非易失性存储元件的数据读出电路；
伪读出电路，具备非易失性存储元件，该非易失性存储元件构成为比所述数据读出电路的非易失性存储元件更容易被写入；以及
状态检测电路，检测所述伪读出电路的非易失性存储元件的写入状态，
在所述数据读出电路的非易失性存储元件的数据读出中，当所述状态检测电路检测到所述伪读出电路的非易失性存储元件的写入状态时，停止所述数据读出电路的非易失性存储元件的数据读出动作，从而防止所述数据读出电路的非易失性存储元件的误写入。
2. 如权利要求1所述的数据读出装置，其特征在于，
与所述数据读出电路相比，所述伪读出电路设定为加在非易失性存储元件的两端的电压较大。
3. 如权利要求1或2所述的数据读出装置，其特征在于，
通过连接所述数据读出电路的非易失性存储元件的栅极与所述状态检测电路的非易失性存储元件的栅极，所述状态检测电路检测所述数据读出电路的非易失性存储元件的写入状态。
4. 如权利要求1所述的数据读出装置，其特征在于，
具备任意个数的所述伪读出电路和所述状态检测电路。
5. 一种具备权利要求1所述的数据读出装置的半导体装置。
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